第3章 时序逻辑电路

1、数字电子技术数字电子技术第第第第第第3 3 3章章章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路学习要点：学习要点：触发器的逻辑功能及使用 时序电路的分析方法和设计方法计数器、寄存器等中规模集成电路的逻辑功能和使用方法第第第第第第3 3 3章章章章章章 时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路时序逻辑电路3.1 触发器触发器触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状态或1状态； 当输入信号消失后，所置成的状态能够保持不变。所以，触发器可以记忆1位二值信号。根据逻辑功

2、能的不同，触发器可以分为RS触发器、D触发器、JK触发器、T和T触发器；按照结构形式的不同，又可分为基本RS触发器、同步触发器、主从触发器和边沿触发器。3.1.1 基本基本RS触发器触发器电电路路组组成成和和逻逻辑辑符符号号 SR QQ S R Q Q(a) 逻辑图(b) 逻辑符号& SR信号输入端，低电平有效。信号输入端，低电平有效。信号输出端，信号输出端，Q=0、Q=1的状态称的状态称0状态，状态，Q=1、Q=0的状态称的状态称1状态，状态， SR QQ&工作原理工作原理R SQ10011 00R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；再由S=1、Q=

3、1可得Q0。即不论触发器原来处于什么状态都将变成0状态，这种情况称将触发器置0或复位。R端称为触发器的置0端或复位端。 SR QQ&0110R SQ1 00R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1；再由R=1、Q=1可得Q0。即不论触发器原来处于什么状态都将变成1状态，这种情况称将触发器置1或置位。S端称为触发器的置1端或置位端。0 11 SR QQ&1110R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保持原有状态不变，即原来的状态被触发器存储起来，这体现了触发器具有记忆能力。R SQ1 000 111 1不变10 SR QQ&0011R

4、 SQ1 000 111 1不变0 0不定R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由于与非门延迟时间不可能完全相等，在两输入端的0同时撤除后，将不能确定触发器是处于1状态还是0状态。所以触发器不允许出现这种情况，这就是基本RS触发器的约束条件。R SnQ1nQ功 能0 0 00 0 1不 用不 用不 允 许0 1 00 1 10001nQ置 01 0 01 0 11111nQ置 11 1 01 1 101nnQQ1保 持特性表（真值表）特性表（真值表）现态：触发器接收输入信号之前的状态，也就是触发器原来的稳定状态。次态：触发器接收输入信号之后所处的新的稳定状态。 Qn0001

5、111000011011RS次态次态Qn+1的卡诺图的卡诺图约束条件 1)(1SRQRSQRSQnnn特性方程特性方程触发器的特性方程就是触发器次态Qn+1与输入及现态Qn之间的逻辑关系式状态图状态图描述触发器的状态转换关系及转换条件的图形称为状态图011/1/10/01/当触发器处在0状态，即Qn=0时，若输入信号 01或11，触发器仍为0状态；RS当触发器处在1状态，即Qn=1时，若输入信号 10或11，触发器仍为1状态；RSRS若 10，触发器就会翻转成为1状态。RS若 01，触发器就会翻转成为0状态。波形图波形图反映触发器输入信号取值和状态之间对应关系的图形称为波形图RSQQ置1置0置

6、1置1置1保持不允许基本基本RS触发器的特点触发器的特点（1）触发器的次态不仅与输入信号状态有关，而且与触发器的现态有关。（2）电路具有两个稳定状态，在无外来触发信号作用时，电路将保持原状态不变。（3）在外加触发信号有效时，电路可以触发翻转，实现置0或置1。（4）在稳定状态下两个输出端的状态和必须是互补关系，即有约束条件。在数字电路中，凡根据输入信号R、S情况的不同，具有置0、置1和保持功能的电路，都称为RS触发器。集成基本集成基本RS触发器触发器(a) 74LS279 的引脚图 16 15 14 13 12 11 10 974LS279 1 2 3 4 5 6 7 8VCC 4S 4R 4Q

7、 3SA 3SB 3R 3Q1R 1SA 1SB 1Q 2R 2S 2Q GND(b) CC4044 的引脚图 16 15 14 13 12 11 10 9CC4044 1 2 3 4 5 6 7 8VDD 4S 4R 1Q 2R 2S 3Q 2Q4Q NC 1S 1R EN 1R 1S VSSEN1时工作EN0时禁止1S2S3.1.2 同步触发器同步触发器1 1、同步、同步RS触发器触发器G1 G2G3 G4S CP RS CP R&Q QS CP RS CP RQ QQ Q(a) 逻辑电路(b) 曾用符号1S C1 1RQ Q(c) 国标符号&RSCP0时，R=S=1，触发

8、器保持原来状态不变。CP1时，工作情况与基本RS触发器相同。CP R S QnQn+1功能0 QnnnQQ1 保持1 0 0 01 0 0 101nnQQ1 保持1 0 1 01 0 1 11111nQ 置 11 1 0 01 1 0 10001nQ 置 01 1 1 01 1 1 1不用不用不允许特特性性表表特性特性方程方程 01RSQRSQnnCP=1期间有效期间有效主主要要特特点点波波形形图图（1）时钟电平控制。在CP1期间接收输入信号，CP0时状态保持不变，与基本RS触发器相比，对触发器状态的转变增加了时间控制。（2）R、S之间有约束。不能允许出现R和S同时为1的情况，否则会使触发器处

9、于不确定的状态。C PRSQQ不变不变不变不变不变不变置1置0置1置0不变2 2、同步、同步JK触发器触发器G3 G4G1 G2J CP KJ CP KJ CP KQ QJ CP KQ QQ Q(a) 逻辑电路(b) 曾用符号1J C1 1KQ Q(c) 国标符号&nnnnnnnQKQJQKQQJQRSQ1CP=1期间有效期间有效将S=JQn、R=KQn代入同步RS触发器的特性方程，得同步JK触发器的特性方程：CP J K QnQn+1功能0 QnnnQQ1保持1 0 0 01 0 0 101nnQQ1保持1 0 1 01 0 1 10001nQ 置 01 1 0 01 1 0 111

10、11nQ 置 11 1 1 01 1 1 110nnQQ1翻转特性表特性表JK=00时不变时不变JK=01时置时置0JK=10时置时置1JK=11时翻转时翻转01JK=1/1/0/0/状状态态图图CPJKQQ波波形形图图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号J、K情况的不同，具有置0、置1、保持和翻转功能的电路，都称为JK触发器。3 3、同步、同步D触发器（触发器（D锁存器）锁存器）G3 G4G1 G2 S RDG1 G2CPQ Q(a) D 触发器的构成1D D CP 1D C1Q Q(c) 逻辑符号CPG3 G4&Q Q(b) D 触发器的简化电路SR&DQDD

11、QRSQnnn1CP=1期间有效期间有效将S=D、R=D代入同步RS触发器的特性方程，得同步D触发器的特性方程：01D=1/0/0/1/状状态态图图波波形形图图在数字电路中，凡在CP时钟脉冲控制下，根据输入信号D情况的不同，具有置0、置1功能的电路，都称为D触发器。CPDQQ(a) 74LS375 的引脚图 16 15 14 13 12 11 10 974LS375 1 2 3 4 5 6 7 8VCC 4D 4Q 4Q 2G 3Q 3Q 3D1D 1Q 1Q 1G 2Q 2Q 2D GND(b) CC404 的引脚图 16 15 14 13 12 11 10 9CC4042 1 2 3 4

12、5 6 7 8VDD 4Q 4D 3D 3Q 3Q 2Q 2Q4Q 1Q 1Q 1D CP POL 2D VSS集成同步集成同步D触发器触发器CP1、2CP3、4POL1时，CP1有效，锁存的内容是CP下降沿时刻D的值；POL0时，CP0有效，锁存的内容是CP上升沿时刻D的值。3.1.3 主从触发器主从触发器1 1、主从、主从RS触发器触发器G5 G6G1 G2G7 主触发器 G8Qm QmG3 从触发器 G4&Q Q&1S R CPCPG9(a) 逻辑电路&工作原理工作原理（1）接收输入信号过程CP=1期间：主触发器控制门G7、G8打开，接收输入信号R、S，有： 从触

13、发器控制门G3、G4封锁，其状态保持不变。01RSQRSQnmnmG5 G6G1 G2G7 主触发器 G8Qm QmG3 从触发器 G4&Q Q&1S R CPCPG9&（2）输出信号过程CP下降沿到来时，主触发器控制门G7、G8封锁，在CP=1期间接收的内容被存储起来。同时，从触发器控制门G3、G4被打开，主触发器将其接收的内容送入从触发器，输出端随之改变状态。在CP=0期间，由于主触发器保持状态不变，因此受其控制的从触发器的状态也即Q、Q的值当然不可能改变。01RSQRSQnnCP下降沿到来时有效特性特性方程方程 Q Q S RS CP RQ Q(b) 曾用符号 1

14、S 1RS CP RQ Q(c) 国标符号CPC1逻辑符号逻辑符号电路特点电路特点主从RS触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。但其仍然存在着约束问题，即在CP1期间，输入信号R和S不能同时为1。G1 G2J K CP G7 主 G8G5 G6 G3 从 G4Q Q1G9Qm Qm&2 2、主从、主从JK触发器触发器nnKQRQJS 下降沿到来时有效CPQKQJQKQQJQRSQnnnnnnn 1代入主从RS触发器的特性方程，即可得到主从JK触发器的特性方程：将主从JK触发器没有约束。J K QnQn+

15、1功能0 0 00 0 101nnQQ1 保持0 1 00 1 10001nQ 置 01 0 01 0 11111nQ 置 11 1 01 1 110nnQQ1 翻转特特性性表表CPJKQ时时序序图图 Q Q J KJ CP KQ Q曾用符号 1J 1KJ CP KQ Q国标符号CPC1电路特点电路特点逻辑符号逻辑符号主从JK触发器采用主从控制结构，从根本上解决了输入信号直接控制的问题，具有CP1期间接收输入信号，CP下降沿到来时触发翻转的特点。输入信号J、K之间没有约束。存在一次变化问题。G1 G2J K CP G7 G8G5 G6 G3 G4Q Q1G9RDSD&带清零端和预置端的

16、带清零端和预置端的主从主从JK触发器触发器RD=0，直接置001111001SD=0，直接置1G1 G2J K CP G7 G8G5 G6 G3 G4Q Q1G9RDSD&10001111 SDJ CP K RD Q QSD RD J KJ CP KQ Q曾用符号国标符号CPRDSD S 1J 1K R Q QC1带清零端和预置端的主从带清零端和预置端的主从JK触发器的逻辑符号触发器的逻辑符号集成主从集成主从JK触发器触发器 14 13 12 11 10 9 87472 1 2 3 4 5 6 7VCC SD RD K3 K2 K1 Q(b) 7472 的引脚图(a) 74LS76 的

17、引脚图 16 15 14 13 12 11 10 974LS76 1 2 3 4 5 6 7 81K 1Q 1Q GND 2K 2Q 2Q 2J1CP 1SD 1RD 1J VCC2CP 2SD 2RDNC CP J1 J2 J3 Q GND321KKKK 321JJJJ 低电平有效低电平有效CP下降沿触发 1J 2K S RSD J1 J2 J3 CP K1 K2 K3 RDQ QCP&与输入主从与输入主从JK触发器的逻辑符号触发器的逻辑符号主从JK触发器功能完善，并且输入信号J、K之间没有约束。但主从JK触发器还存在着一次变化问题，即主从JK触发器中的主触发器，在CP1期间其状态能

18、且只能变化一次，这种变化可以是J、K变化引起，也可以是干扰脉冲引起，因此其抗干扰能力尚需进一步提高。3.1.4 边沿触发器边沿触发器1 1、边沿、边沿D触发器触发器工作原理工作原理G5 G6G1 G2CPG3 从 G4&Q Q1G7 主 G8&1D1QmQm&（1）CP0时，门G7、G8被封锁，门G3、G4打开，从触发器的状态取决于主触发器Q=Qm、Q=Qm，输入信号D不起作用。（2）CP1时，门G7、G8打开，门G3、G4被封锁，从触发器状态不变，主触发器的状态跟随输入信号D的变化而变化，即在CP1期间始终都有Qm=D。G5 G6G1 G2CPG3 从 G4&

19、Q Q1G7 主 G8&1D1QmQm&DQn1下降沿时刻有效（3）CP下降沿到来时，封锁门G7、G8，打开门G3、G4，主触发器锁存CP下降时刻D的值，即Qm=D，随后将该值送入从触发器，使Q=D、Q=D。（4）CP下降沿过后，主触发器锁存的CP下降沿时刻D的值被保存下来，而从触发器的状态也将保持不变。综上所述，边沿D触发器的特性方程为： D CP Q Q DQ Q曾用符号 D CP 1DQ Q国标符号 CP C1逻辑符号逻辑符号 14 13 12 11 10 9 874LS74 1 2 3 4 5 6 7VCC 2RD 2D 2CP 2SD 2Q 2Q1RD 1D 1CP

20、1SD 1Q 1Q GND 14 13 12 11 10 9 8CC4013 1 2 3 4 5 6 7VCC 2Q 2Q 2CP 2RD 2D 2SD1Q 1Q 1CP 1RD 1D 1SD VSS (a) 74LS74引脚排列图 (b) CC4013引脚排列图集成边沿集成边沿D触发器触发器：CC4013的异步输入端RD和SD为高电平有效。CP上升沿触发2 2、边沿、边沿JK触发器触发器DCP&Q Q1&1111JK&nnnnnnnnnnQKQJKJQKQJQKQJKQQJKQQJD)()(nnnQKQJDQ1CP下降沿时刻有效 J CP K Q Q J KQ Q曾用

21、符号 J CP K 1J 1KQ Q国标符号 CP C1边沿边沿JK触发器触发器的逻辑符号的逻辑符号边沿边沿JK触发触发器的特点器的特点边沿触发，无一次变化问题。功能齐全，使用方便灵活。抗干扰能力极强，工作速度很高。集成边沿集成边沿JK触发器触发器(a) 74LS112 的引脚图 16 15 14 13 12 11 10 974LS112 1 2 3 4 5 6 7 8VCC 1RD 2RD 2CP 2K 2J 2SD 2Q1CP 1K 1J 1SD 1Q 1Q 2Q GND(b) CC4027 的引脚图 16 15 14 13 12 11 10 9CC4027 1 2 3 4 5 6 7 8

22、VDD 2Q 2Q 2CP 2RD 2K 2J 2SD1Q 1Q 1CP 1RD 1K 1J 1SD VSS74LS112为CP下降沿触发。CC4027为CP上升沿触发，且其异步输入端RD和SD为高电平有效。3.1.5 不同类型触发器之间的转换不同类型触发器之间的转换（1）写出已有触发器和待求触发器的特性方程。（2）变换待求触发器的特性方程，使之形式与已有触发器的特性方程一致。（3）比较已有和待求触发器的特性方程，根据两个方程相等的原则求出转换逻辑。（4）根据转换逻辑画出逻辑电路图。利用令已有触发器和待求触发器的特性方程相等的原则，求出转换逻辑。1 1、将、将JK触发器转换为触发器转换为RS、

23、D、T和和T触发器触发器JK触发器触发器RS触发器触发器01RSQRSQnnnnnnnnnnnnnnnnnnnQRQSRSQSQRQRQSRRSQQRQSQRSQQSQRQQSQRSQ)()(1RS触发器特性方程变换RS触发器的特性方程，使之形式与JK触发器的特性方程一致：RKSJnnnQKQJQ1nnnQRQSQ1比较，得：1J C11KSCPRQQ电路图电路图JK触发器触发器D触发器触发器1J C11KDQQ1CP写出D触发器的特性方程，并进行变换，使之形式与JK触发器的特性方程一致：nnnnnDQQDQQDDQ)(1与JK触发器的特性方程比较，得：DKDJ电电路路图图JK触发器触发器T触

24、发器触发器在数字电路中，凡在CP时钟脉冲控制下，根据输入信号T取值的不同，具有保持和翻转功能的电路，即当T0时能保持状态不变，T1时一定翻转的电路，都称为T触发器。T QnQn+1功能0 00 101nnQQ1 保持1 01 110nnQQ1翻转特性表特性表逻辑符号逻辑符号 T CP 1TQ Q C1T触发器特性方程：nnnnQTQTQTQ1与JK触发器的特性方程比较，得：TKTJ电电路路图图1J C11KTQQCP01T=1/1/0/0/CPTQQ状状态态图图时时序序图图JK触发器触发器T触发器触发器在数字电路中，凡每来一个时钟脉冲就翻转一次的电路，都称为T触发器。特性表特性表逻辑符号逻辑符

25、号 CP Q Q C1QnQn+1功能0110nnQQ1翻转T 触发器特性方程：与JK触发器的特性方程比较，得：TKTJ电电路路图图1J C11K1QQCPnnQQ1变换T触发器的特性方程：nnnnQQQQ111CPQQ01状状态态图图时时序序图图2 2、将、将D触发器转换为触发器转换为JK、T和和T触发器触发器D触发器触发器JK触发器触发器nnQKQJDJ1D C1QQCP1&1KD触发器触发器T触发器触发器nQTDT1D C1QQCP=1D触发器触发器T触发器触发器nQD CP1D C1QQ本节小结：触发器是数字电路的极其重要的基本单元。触发器有两个稳定状态，在外界信号作用下，可以

26、从一个稳态转变为另一个稳态；无外界信号作用时状态保持不变。因此，触发器可以作为二进制存储单元使用。触发器的逻辑功能可以用真值表、卡诺图、特性方程、状态图和波形图等5种方式来描述。触发器的特性方程是表示其逻辑功能的重要逻辑函数，在分析和设计时序电路时常用来作为判断电路状态转换的依据。各种不同逻辑功能的触发器的特性方程为：RS触发器：Qn+1=S+RQn，其约束条件为：RS0JK触发器： Qn+1=JQn+KQnD触发器： Qn+1=DT触发器： Qn+1=TQn+TQnT触发器： Qn+1=Qn同一种功能的触发器，可以用不同的电路结构形式来实现；反过来，同一种电路结构形式，可以构成具有不同功能的

27、各种类型触发器。3.2 时序逻辑电路的时序逻辑电路的分析与设计方法分析与设计方法3.2.1 时序逻辑电路概述时序逻辑电路概述1 1、时序电路的特点、时序电路的特点组合电路存储电路X1XpY1YmQ1QtW1Wr输入输出时序电路在任何时刻的稳定输出，不仅与该时刻的输入信号有关，而且还与电路原来的状态有关。2 2、时序电路逻辑功能的表示方法、时序电路逻辑功能的表示方法时序电路的逻辑功能可用逻辑表达式、状态表、卡诺图、状态图、时序图和逻辑图6种方式表示，这些表示方法在本质上是相同的，可以互相转换。逻辑表达式有：tkQQQWWWHQrjQQQXXXGWmiQQQXXXFYnqnnrknknqnnpjj

28、nqnnpii, 2 , 1 ),;,(, 2 , 1 ),;,(, 2 , 1 ),;,(2121121212121输出方程状态方程激励方程3 3、时序电路的分类、时序电路的分类（1） 根据时钟分类同步时序电路中，各个触发器的时钟脉冲相同，即电路中有一个统一的时钟脉冲，每来一个时钟脉冲，电路的状态只改变一次。异步时序电路中，各个触发器的时钟脉冲不同，即电路中没有统一的时钟脉冲来控制电路状态的变化，电路状态改变时，电路中要更新状态的触发器的翻转有先有后，是异步进行的。 （2）根据输出分类米利型时序电路的输出不仅与现态有关，而且还决定于电路当前的输入。穆尔型时序电路的其输出仅决定于电路的现态，与

29、电路当前的输入无关；或者根本就不存在独立设置的输出，而以电路的状态直接作为输出。电路图电路图时钟方程、时钟方程、驱动方程和驱动方程和输出方程输出方程状态方程状态方程状态图、状态图、状态表或状态表或时序图时序图判断电路判断电路逻辑功能逻辑功能12353.2.2 时序逻辑电路的分析方法时序逻辑电路的分析方法计算计算4 YQ1Q1Q2Q21J C11K1J C11K1J C11K&Q0Q0FF0 FF1 FF2CPCPCPCPCP012nnQQY21nnnnnnQKQJQKQJQKQJ202001011212 时钟方程：输出方程：输出仅与电路现态有关，为穆尔型时序电路。同步时序电路的时钟方程

30、可省去不写。驱动方程：1写写方方程程式式2求状态方程求状态方程JK触发器的特性方程：nnnQKQJQ1将各触发器的驱动方程代入，即得电路的状态方程：nnnnnnnnnnnnnnnnnnnnnnnnQQQQQQKQJQQQQQQQKQJQQQQQQQKQJQ202020000100101011111112121222212现 态次 态输 出nnnQQQ012 101112 nnnQQQY3计算、列状态表计算、列状态表nnnnnnnnQQYQQQQQQ212100111120 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 11 0 11 1 10 0

31、 00 1 01 0 01 1 0000011000001000101112YQQQnnn0001010101112YQQQnnn0001001101112YQQQnnn0001011101112YQQQnnn1100100101112YQQQnnn1100110101112YQQQnnn0000101101112YQQQnnn0000111101112YQQQnnn4画状态图、时序图画状态图、时序图 000001011/1/0100110111/0 /0/0 /0(a) 有效循环010 101(b) 无效循环/0/1排列顺序： /Y nnnQQQ012状态图状态图CPQ0Q1Q2Y5电电路路

32、功功能能时时序序图图有效循环的6个状态分别是05这6个十进制数字的格雷码，并且在时钟脉冲CP的作用下，这6个状态是按递增规律变化的，即：000001011111110100000所以这是一个用格雷码表示的六进制同步加法计数器。当对第6个脉冲计数时，计数器又重新从000开始计数，并产生输出Y1。Q0Q0FF0 FF1CP YQ1Q11T C11T C1&=1 X“1”输出方程：输出与输入有关，为米利型时序电路。同步时序电路，时钟方程省去。驱动方程：1写写方方程程式式nnQXQXY111001TQXTnnnnnnnnnQQQTQQQXQTQ0000010111112求状态方程求状态方程T触

33、发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：nnQTQ13计算、列状态表计算、列状态表输入现 态次 态输出XnnQQ01 1011nnQQY000011110 00 11 01 10 00 11 01 10 11 01 10 01 10 00 11 011110011nnnnnnQXYQQQQXQ1001011100100000011YQQnn100011100011YQQnn110101010011YQQnn110010110011YQQnn001101001011YQQnn001010101011YQQnn111100011011YQQnn111011111011YQQn

34、n4 00 01 11 10 0/1 1/0 1/1 0/10/1 0/01/1 0/1CPXQ0Q1Y(a) 状态图(b) 时序图5电电路路功功能能由状态图可以看出，当输入X 0时，在时钟脉冲CP的作用下，电路的4个状态按递增规律循环变化，即：0001101100当X1时，在时钟脉冲CP的作用下，电路的4个状态按递减规律循环变化，即：0011100100可见，该电路既具有递增计数功能，又具有递减计数功能，是一个2位二进制同步可逆计数器。画状态图画状态图时序图时序图CPQ2Q21D C11D C1Q1Q1FF0 FF1 FF21D C1Q0Q0电路没有单独的输出，为穆尔型时序电路。异步时序电路

35、，时钟方程：驱动方程：1写写方方程程式式CPCPQCPQCP00112，nnnQDQDQD001122，上升沿时刻有效上升沿时刻有效上升沿时刻有效CP Q Q 00100111112212nnnnnnQDQQDQQDQDQn12求状态方程求状态方程D触发器的特性方程：将各触发器的驱动方程代入，即得电路的状态方程：3计算、列状态表计算、列状态表现 态次 态注nnnQQQ012 101112nnnQQQ时钟条件0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 11 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 0CP0 CP1 CP2CP0C

36、P0 CP1CP0CP0 CP1 CP2CP0CP0 CP1CP0CP Q Q 01001111212nnnnnnQQQQQQCP, 10Q, 10Q , 1010011112nnnQQQCP, 0100101112nnnQQQ不变不变CP, 10Q, 0101001112nnnQQQ不变CP, 0110101112nnnQQQ不变不变CP, 10Q, 10Q , 0110011112nnnQQQCP, 010 , 1101112nnnQQQ不变不变CP, 10Q, 0111001112nnnQQQ不变CP, 0111101112nnnQQQ不变不变 000001010011 11111010

37、1100(a) 状态图(b) 时序图CPQ0Q1Q2排列顺序：nnnQQQ01245电路功能电路功能由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状态按递减规律循环变化，即：000111110101100011010001000电路具有递减计数功能，是一个3位二进制异步减法计数器。画状态图、时序图画状态图、时序图设计设计要求要求原始状原始状态图态图最简状最简状态图态图画电画电路图路图检查电检查电路能否路能否自启动自启动12463.2.3 时序逻辑电路的设计方法时序逻辑电路的设计方法选触发器，求时选触发器，求时钟、输出、状态、钟、输出、状态、驱动方程驱动方程5状态状态分配分配3化简1建立原

38、始状态图建立原始状态图设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进益，产生一个进位输出。 000001010011 /0 110101100 /0 /0 /0 /0 /0排列顺序： /Y nnnQQQ012/1状态化简状态化简2状态分配状态分配3已经最简。已是二进制状态。4选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。由于要求采用同步方案，故时钟方程为：CPCPCPCP210输出方程：nnQQY21Y的卡诺图00011110000101000nnQQ12n

39、Q0(a) 10nQ的卡诺图00011110011011000nnQQ12nQ0(b) 11nQ的卡诺图00011110001001101nnQQ12nQ0(c) 12nQ的卡诺图00011110000011011nnQQ12nQ0nnnnnnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQQQQQ2120112102101100120102101不化简，以便使之与JK触发器的特性方程的形式一致。 nnQQJ120、10K nQJ01、nnQQK021 nnQQJ012、nQK12 YFF0 FF1 FF2CPQ1Q1Q2Q21J C11K 1J C1 1K 1J C11K&a

40、mp;Q0Q0&1&比较，得驱动方程：nnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQ212011210210110012101电电路路图图5nnnQKQJQ1检查电路能否自启动检查电路能否自启动6000121201121021011001210nnnnnnnnnnnnnnnnnQQQQQQQQQQQQQQQQQ将无效状态111代入状态方程计算：可见111的次态为有效状态000，电路能够自启动。 设计一个串行数据检测电路，当连续输入3个或3个以上1时，电路的输出为1，其它情况下输出为0。例如：输入X 101100111011110输入Y 0000000010

41、001101建立原始状态图建立原始状态图S0S1S2S3设电路开始处于初始状态为S0。第一次输入1时，由状态S0转入状态S1，并输出0；1/0X/Y若继续输入1，由状态S1转入状态S2，并输出0；1/0如果仍接着输入1，由状态S2转入状态S3，并输出1；1/1此后若继续输入1，电路仍停留在状态S3，并输出1。1/1电路无论处在什么状态，只要输入0，都应回到初始状态，并输出0，以便重新计数。0/00/00/00/0 0/01/0 1/01/01/0 0/0(c) 二进制状态图 10 0/0 1/1 00 01 0/01/0 1/01/01/0 0/0(b) 简化状态图 S2 0/0 1/1 S0

42、 S1原始状态图中，凡是在输入相同时，输出相同、要转换到的次态也相同的状态，称为等价状态。状态化简就是将多个等价状态合并成一个状态，把多余的状态都去掉，从而得到最简的状态图。状态化简状态化简2状态分配状态分配31/0 0/0 1/1 0/0 0/0 1/0 1/1(a) 原始状态图 S3 S2 0/0 S0 S1所得原始状态图中，状态S2和S3等价。因为它们在输入为1时输出都为1，且都转换到次态S3；在输入为0时输出都为0，且都转换到次态S0。所以它们可以合并为一个状态，合并后的状态用S2表示。S0=00S1=01S2=104选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、

43、驱动方程选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取：输出方程nXQY1状态方程(a) 10nQ的卡诺图X0001111000001100nnQQ01nnnQQXQ0110nnnnXQQXQQ11011(b) 11nQ的卡诺图X0001111000001011nnQQ01Y的卡诺图X0001111000001001nnQQ01nnnnnnnnXQQXQQQQQXQ11011001100nnnQKQJQ1比较，得驱动方程：电电路路图图5XKXQJKQXJnn101010 1 YFF0 FF11XQ1Q1 1J C11K 1J C11K&Q0Q0CP&a

44、mp;1&检查电路能否自启动检查电路能否自启动6 001101 0/0 1/1将无效状态11代入输出方程和状态方程计算：电路能够自启动。设计一个异步时序电路，要求如右图所示状态图。 000001010 101100011 /0 /0 /0 /0/1 /0排列顺序： /Y nnnQQQ0124选触发器，求时钟、输出、状态、驱动方程选触发器，求时钟、输出、状态、驱动方程选用3个CP上升沿触发的D触发器，分别用FF0、FF1、FF2表示。输出方程0001111000001001nnQQ12nQ0Y的卡诺图nnQQY02次态卡诺图0001111000010111011010100000nQ0n

45、nQQ12次态卡诺图CPQ0Q1Q2t1 t2 t3 t4 t5 t6时钟方程：CPCP 001QCP 02QCP FF0每输入一个CP翻转一次，只能选CP。FF1在t2、t4时刻翻转，可选Q0。FF2在t4、t6时刻翻转，可选Q0。CPQ0Q1Q2t1 t2 t3 t4 t5 t6(a) 10nQ的卡诺图0001111001111000nnQQ12nQ0nnQQ010nnnQQQ1211nnQQ1120001111001100nnQQ12nQ0(b) 11nQ的卡诺图(c) 12nQ的卡诺图0001111001010nnQQ12nQ00001111000010111011010100000n

46、Q0nnQQ12次态卡诺图nnnnQDQQDQD1212100Q2Q2 YQ0Q0FF0 FF1 FF2Q1Q11D C1&CP 1D C1&1D C1电电路路图图5检查电路能否自启动检查电路能否自启动6将无效状态110、111代入输出方程和状态方程计算：电路能够自启动。特性方程：110111100 /0 /1本节小结：时序电路的特点是：在任何时刻的输出不仅和时序电路的特点是：在任何时刻的输出不仅和输入有关，而且还决定于电路原来的状态。为了记忆输入有关，而且还决定于电路原来的状态。为了记忆电路的状态，时序电路必须包含有存储电路。存储电电路的状态，时序电路必须包含有存储电路。存储

47、电路通常以触发器为基本单元电路构成。路通常以触发器为基本单元电路构成。时序电路可分为同步时序电路和异步时序电路时序电路可分为同步时序电路和异步时序电路两类。它们的主要区别是，前者的所有触发器受同一两类。它们的主要区别是，前者的所有触发器受同一时钟脉冲控制，而后者的各触发器则受不同的脉冲源时钟脉冲控制，而后者的各触发器则受不同的脉冲源控制。控制。时序电路的逻辑功能可用逻辑图、状态方程、时序电路的逻辑功能可用逻辑图、状态方程、状态表、卡诺图、状态图和时序图等状态表、卡诺图、状态图和时序图等6 6种方法来描述，种方法来描述，它们在本质上是相通的，可以互相转换。它们在本质上是相通的，可以互相转换。时序

48、电路的分析，就是由逻辑图到状态图的转换；时序电路的分析，就是由逻辑图到状态图的转换；而时序电路的设计，在画出状态图后，其余就是由状而时序电路的设计，在画出状态图后，其余就是由状态图到逻辑图的转换。态图到逻辑图的转换。3.3 计数器计数器在数字电路中，能够记忆输入脉冲个数的电路称为计数器。计数器二进制计数器十进制计数器N进制计数器加法计数器同步计数器异步计数器减法计数器可逆计数器加法计数器减法计数器可逆计数器二进制计数器十进制计数器N进制计数器3.3.1 二进制计数器二进制计数器1 1、二进制同步计数器、二进制同步计数器3位二进制同步加法计数器位二进制同步加法计数器 000001010011 /

49、1 /0 111110101100 /0 /0 /0 /0 /0 /0排列顺序： /C nnnQQQ012选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图nnnQQQC012输出方程：CPCPCPCP210时钟方程：CPQ0Q1Q2C时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=1时，在下一个CP触发沿到来时翻转。FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。100 KJnQKJ011nnQQKJ0122Q0Q0 CFF0 FF1 FF2CPQ1Q1Q2Q21J C11K 1J C1 1K1J C11K&1&电路图由于没有无效状态，电

50、路能自启动。nnnnnnnnnnnQQQQKJQQKJQKJKJ0132110122011001推广到n位二进制同步加法计数器驱动方程输出方程nnnnnnQQQQC01213位二进制同步减法计数器位二进制同步减法计数器选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。状态图输出方程： 000001010011/1 /0111110101100 /0 /0 /0 /0 /0 /0排列顺序： /B nnnQQQ012CPCPCPCP210时钟方程：nnnQQQB012CPQ0Q1Q2B时序图FF0每输入一个时钟脉冲翻转一次FF1在Q0=0时，在下一个CP触发沿到来时翻转。FF2

51、在Q0=Q1=0时，在下一个CP触发沿到来时翻转。100 KJnQKJ011nnQQKJ0122Q0Q0 B1FF0 FF1 FF2CPQ1Q1Q2Q21J C11K 1J C1 1K1J C11K&电路图由于没有无效状态，电路能自启动。nnnnnnnnnnnQQQQKJQQKJQKJKJ0132110122011001推广到n位二进制同步减法计数器驱动方程输出方程nnnnnnQQQQB01213位二进制同步可逆计数器位二进制同步可逆计数器设用U/D表示加减控制信号，且U/D0时作加计数，U/D 1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/

52、D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。nnnnnnQQDUQQDUKJQDUQDUKJKJ010122001100/1输出方程nnnnnnQQQDUQQQDUBC210210/Q0Q0 C/B1FF0 FF1 FF2CPQ1Q1Q2Q21J C11K1J C11K1J C11K1&1&1&1U/D电路图 74LS161 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 16 15 14 13 12 11 10 974LS161 1 2 3 4 5 6 7 8VCC CO Q0 Q1 Q2 Q3 CTT LDCR CP D0 D1 D

53、2 D3 CTP GND CR D0 D1 D2 D3 CTT CTP CP CO LD4位集成二进制同步加法计数器位集成二进制同步加法计数器74LS161/163CR=0时异步清零。CR=1、LD=0时同步置数。CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。CR=LD=1且CPTCPP=0时，计数器状态保持不变。 CC4520 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 16 15 14 13 12 11 10 9CC4520 1 2 3 4 5 6 7 8VDD 2CR 2Q3 2Q2 2Q1 2Q0 2EN 2CP1CP 1EN 1Q0

54、 1Q1 1Q2 1Q3 1CR VSS EN CP CR双双4位集成二进制同步加法计数器位集成二进制同步加法计数器CC4520CR=1时，异步清零。CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。D1 Q1 Q0 CT U/D Q2 Q3 GND RC CO/BO LD 74LS191 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 16 15 14 13 12 11 10 974LS191 1 2 3 4 5 6 7 8VCC D0 CP RC

55、CO/BO LD D2 D3 D0 D1 D2 D3 CT U/D CP4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS191U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0D3是并行数据输入端；Q0Q3是计数器状态输出端；CO/BO是进位借位信号输出端；RC是多个芯片级联时级间串行计数使能端，CT0，CO/BO1时，RCCP，由RC端产生的输出进位脉冲的波形与输入计数脉冲的波形相同。4位集成二进制同步可逆计数器位集成二进制同步可逆计数器74LS193 BO CO LD 74LS193 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 16 15 1

56、4 13 12 11 10 974LS193 1 2 3 4 5 6 7 8VCC D0 CR CO BO LD D2 D3D1 Q1 Q0 CPD CPU Q2 Q3 GND D0 D1 D2 D3 CR CPU CPDCR是异步清零端，高电平有效；LD是异步置数端，低电平有效；CPU是加法计数脉冲输入端；CPD是减法计数脉冲输入端； D0D3是并行数据输入端；Q0Q3是计数器状态输出端； CO是进位脉冲输出端；BO是借位脉冲输出端；多个74LS193级联时，只要把低位的CO端、BO端分别与高位的CPU、CPD连接起来，各个芯片的CR端连接在一起，LD端连接在一起，就可以了。2 2、二进制异

57、步计数器、二进制异步计数器3位二进制异步加法计数器位二进制异步加法计数器 000001010011 /1 /0 111110101100 /0 /0 /0 /0 /0 /0排列顺序： /C nnnQQQ012状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：nnnQQQC012时钟方程：CPQ0Q1Q2C时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由1变0时翻转，FF2在Q1由1变0时翻转。CPCP 001QCP 12QCP 3个JK触发器都是在需要翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。111221100KJKJKJ

58、CQ0 Q1 Q2Q0 Q1 Q21FF0 FF1 FF2CP1J C11K1J C11K1J C11K&驱动方程：电路图3位二进制异步减法计数器位二进制异步减法计数器 000001010011 /1 /0 111110101100 /0 /0 /0 /0 /0 /0排列顺序： /B nnnQQQ012状态图选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。输出方程：nnnQQQB012CPQ0Q1Q2时钟方程：时序图FF0每输入一个时钟脉冲翻转一次，FF1在Q0由0变1时翻转，FF2在Q1由0变1时翻转。CPCP 001QCP 12QCP 3个JK触发器都是在需要

59、翻转时就有下降沿，不需要翻转时没有下降沿，所以3个触发器都应接成T型。111221100KJKJKJ驱动方程：电路图CPQ0 Q1 Q2Q0 Q1 Q2 BFF0 FF1 FF2 C1 C1 C1&T触发器的触发沿连 接 规 律上 升 沿下 降 沿加 法 计 数1iiQCP1iiQCP减 法 计 数1iiQCP1iiQCP二进制异步计数器二进制异步计数器级间连接规律级间连接规律4位集成二进制异步加法计数器位集成二进制异步加法计数器74LS197 CP1 CP0 74LS197 Q0 Q1 Q2 Q3(b) 逻辑功能示意图(a) 引脚排列图 14 13 12 11 10 9 874LS1

60、97 1 2 3 4 5 6 7VCC CR Q3 D3 D1 Q1 CP0CT/LD Q2 D2 D0 Q0 CP1 GND D0 D1 D2 D3 CT/ LD CRCR=0时异步清零。CR=1、CT/LD=0时异步置数。CR=CT/LD=1时，异步加法计数。若将输入时钟脉冲CP加在CP0端、把Q0与CP1连接起来，则构成4位二进制即16进制异步加法计数器。若将CP加在CP1端，则构成3位二进制即8进制计数器，FF0不工作。如果只将CP加在CP0端，CP1接0或1，则形成1位二进制即二进制计数器。选用4个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2 、FF3表示。 00000001001000110100 /1 /0 10011000011101100101 /0 /0 /0 /0 /0 /0 /0 /0排列顺序： /C nnnnQQQQ01233.3.2 十进制计数器十进制计数器1 1、十进制同步计数器、十进制同步计数器状态图输出方程：时钟方程：nnQQC03CPCPCPCPCP3210C 的卡诺图00011110000000100111001