《数字电子技术基础》第5章.时序逻辑电路

1、5.1 5.1 时序电路的基本概念时序电路的基本概念5.2 5.2 基于触发器的时序电路分析基于触发器的时序电路分析5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 5.5 5.5 集成计数器集成计数器 第第5 5章章 时序逻辑电路时序逻辑电路5.65.6基于基于MSIMSI时序电路的分析和设计时序电路的分析和设计 图图5.1.15.1.1所示框图是时序电所示框图是时序电路的基本结构，由组合电路和路的基本结构，由组合电路和存储电路两部分组成。图存储电路两部分组成。图5.1.15.1.1时序逻辑电路结构从图的整体时序逻辑

2、电路结构从图的整体上看，组合电路部分的功能是上看，组合电路部分的功能是进行逻辑运算和算术运算，存进行逻辑运算和算术运算，存储电路部分是由触发器或锁存储电路部分是由触发器或锁存器器“组组”构成，起到记忆运算构成，起到记忆运算功能。功能。图图5.1.1 5.1.1 时序逻辑电路时序逻辑电路 5.1 5.1 时序电路的基本概念时序电路的基本概念5.1.1 时序电路的结构及逻辑方程 通过表通过表5.1.15.1.1可可以掌握状态转换表以掌握状态转换表是如何直接表达时是如何直接表达时序电路的状态转换。序电路的状态转换。从表第从表第1 1列可以看列可以看出有一个输入信号出有一个输入信号X X，两个触发器输

3、，两个触发器输出的原状态出的原状态Q Q0n0n和和Q Q1n1n。表中第。表中第2 2列有列有两个触发器输出的两个触发器输出的现状态现状态Q Q0n+10n+1和和Q Q1n+11n+1和一个输出信号和一个输出信号F F。表表5.1.1 5.1.1 状态转换表（状态转换表（1 1） 5.1 5.1 时序电路的基本概念时序电路的基本概念5.1.2 状态转换表与状态转换图1.1.状态转换表状态转换表 如图如图5.1.25.1.2所示的状态转换图更能直观地表示状态转换过程，圆圈所示的状态转换图更能直观地表示状态转换过程，圆圈表示状态表示状态S S0 0、S S1 1和和S S2 2。带箭头的方向线

4、尾圈表示原状态，箭头指的圈表。带箭头的方向线尾圈表示原状态，箭头指的圈表示新状态。方向线旁的斜线左右分别是输入信号和输出信号的逻辑值。示新状态。方向线旁的斜线左右分别是输入信号和输出信号的逻辑值。图图5.1.2 5.1.2 状态转换图状态转换图 5.1 5.1 时序电路的基本概念时序电路的基本概念2.2.状态转换图状态转换图图图5.1.4 5.1.4 同步时序电路与异步时序电路同步时序电路与异步时序电路 5.1 5.1 时序电路的基本概念时序电路的基本概念5.1.3 时序电路的分类1.1.同步时序电路与异步时序电路同步时序电路与异步时序电路 有的时序电路的输出不有的时序电路的输出不仅与存储电路

5、输出的原状态仅与存储电路输出的原状态有关，而且和电路的输入信有关，而且和电路的输入信号有关。而另一些时序电路号有关。而另一些时序电路仅与存储电路输出的原状态仅与存储电路输出的原状态有关。前者称为米莱型有关。前者称为米莱型（MealyMealy）电路，后者称为）电路，后者称为摩尔型（摩尔型（MooreMoore）电路。）电路。 5.1 5.1 时序电路的基本概念时序电路的基本概念2.2.米莱电路与摩尔电路米莱电路与摩尔电路 时序电路的触发器的每一组输出信号被认为是一个状态，如果有时序电路的触发器的每一组输出信号被认为是一个状态，如果有N N个存储器，则存储器的输出状态有个存储器，则存储器的输出状

6、态有n=2n=2N N种。如存储器数种。如存储器数N=2N=2，输出状态，输出状态n=4n=4，如图，如图5.1.65.1.6所示。所示。图图5.1.6 5.1.6 自启动状态图与非自启动状态图自启动状态图与非自启动状态图3.3.自启动电路自启动电路 5.1 5.1 时序电路的基本概念时序电路的基本概念 （1 1）首先判断外加的时钟信号）首先判断外加的时钟信号CPCP是否并联在电路中所有是否并联在电路中所有的触发器的时钟端，且触发方式一致。的触发器的时钟端，且触发方式一致。 （2 2）根据输出方程可以确定是摩尔型电路，还是米莱型）根据输出方程可以确定是摩尔型电路，还是米莱型电路。电路。 （3

7、3）将每个触发器的激励方程代入对应触发器的特征方）将每个触发器的激励方程代入对应触发器的特征方程，求出各触发器的状态方程，状态方程反映各触发器输出程，求出各触发器的状态方程，状态方程反映各触发器输出的现态与次态的逻辑关系。的现态与次态的逻辑关系。 （4 4）从理论上讲，有了输出方程、激励方程和状态方程）从理论上讲，有了输出方程、激励方程和状态方程可以确定电路的功能，但要了解电路变化的转换过程，就要可以确定电路的功能，但要了解电路变化的转换过程，就要写出时序电路的状态转换表。写出时序电路的状态转换表。 （5 5）根据状态转换表可以绘出状态转换图或时序图。）根据状态转换表可以绘出状态转换图或时序图

8、。 （6 6）据上述分析步骤，用文字描述时序电路的逻辑功能。）据上述分析步骤，用文字描述时序电路的逻辑功能。5.2 5.2 基于触发器的时序电路分析基于触发器的时序电路分析5.2.1 时序电路的分析步骤 例例5.2.15.2.1试分析图试分析图5.2.15.2.1所示时序电路的逻辑功能，并说明所示时序电路的逻辑功能，并说明电路性质（同步或异步、摩尔或米莱、能否自启动）。电路性质（同步或异步、摩尔或米莱、能否自启动）。 解：（解：（1 1）外加时钟信号）外加时钟信号CPCP并联在电路中所有触发器的时并联在电路中所有触发器的时钟端，且触发方式一致钟端，且触发方式一致, ,是同步时序电路。根据给定的

9、时序电路是同步时序电路。根据给定的时序电路，忽略触发器时钟信号列写各触发器激励方程和输出方程。图，忽略触发器时钟信号列写各触发器激励方程和输出方程。图5 5.2.1.2.1同步时序电路没有输入信号，输出函数只与存储电路的输同步时序电路没有输入信号，输出函数只与存储电路的输出状态有关，可以确定是摩尔型电路。出状态有关，可以确定是摩尔型电路。5.2 5.2 基于触发器的时序电路分析基于触发器的时序电路分析5.2.2 同步时序电路的分析举例1.1.摩尔型同步时序电路的分析摩尔型同步时序电路的分析图图5.2.1 5.2.1 例例5.2.15.2.1时序电路时序电路5.2 5.2 基于触发器的时序电路分

10、析基于触发器的时序电路分析 （2）将每个触发器的激励方程代入对应触发器的特征方程 ，得到各触发器的状态方程。 （3）列状态转换表、画状态转换图和时序波形图。状态转换表如表5.2.1，将3个触发器的所有组合写在第1列原态上。根据状态方程写出对应的现态值，如0号触发器的现态是0号原态的非，所以将0号触发器的原态取反后写入现态Q0n+1列。同理1号和2号触发器的现态依次写出。 设初始状态Q2nQ1nQ0n=000，次态为001，输出F为0。如此状态转换到101，下一状态又回到了初始状态，形成新的循环，同时输出F=1。5.2 5.2 基于触发器的时序电路分析基于触发器的时序电路分析 特别提醒上面的循环

11、特别提醒上面的循环只有只有6 6个状态，即有效状态个状态，即有效状态有有6 6个，缺少个，缺少110110和和111111状态。状态。观察表观察表5.2.15.2.1，它们的下一，它们的下一状态分别是状态分别是111111和和000000，且，且输出输出F=0F=0。 根据状态转换表，画出根据状态转换表，画出状态转换图如图状态转换图如图5.2.25.2.2所示。所示。观察图观察图5.2.25.2.2，发现无效状，发现无效状态最多经过态最多经过2 2个脉冲就可进个脉冲就可进入有效循环，所以是自启入有效循环，所以是自启动电路。另外发现输入动电路。另外发现输入/ /输输出斜线左边没有输入，也出斜线左

12、边没有输入，也可以确定是摩尔电路。可以确定是摩尔电路。 画出的时序波形图如图画出的时序波形图如图5.2.35.2.3所示。所示。表表5.2.1 5.2.1 例例5.2.15.2.1状态转换表状态转换表5.2 5.2 基于触发器的时序电路分析基于触发器的时序电路分析 （4 4）每经过）每经过6 6个时钟脉冲信号的作用，电路状态循环一次。个时钟脉冲信号的作用，电路状态循环一次。当计数到当计数到101101时，时，F F作为输出进位作为输出进位1 1次。该电路是具有自启动功能次。该电路是具有自启动功能的摩尔型同步的摩尔型同步6 6进制计数器。进制计数器。图图5.2.2 5.2.2 例例5.2.15.

13、2.1状态转换图状态转换图图图5.2.3 5.2.3 例例5.2.1 5.2.1 时序波形图时序波形图5.2 5.2 基于触发器的时序电路分析基于触发器的时序电路分析 例5.2.3 图5.2.6电路是由T触发器构成的时序电路，试分析电路功能。图图5.2.5 5.2.5 例例5.2.25.2.2状态转换图状态转换图图图5.2.6 5.2.6 例例5.2.35.2.3电路电路5.2 5.2 基于触发器的时序电路分析基于触发器的时序电路分析2.2.米莱型同步时序电路的分析米莱型同步时序电路的分析 解：（解：（1 1）外加时钟信号）外加时钟信号CPCP并联在电路中并联在电路中2 2个个T T触发器的时

14、钟触发器的时钟端，且触发方式一致端，且触发方式一致, ,属于上升边沿触发方式，是同步时序电路。属于上升边沿触发方式，是同步时序电路。和前两个例题一样，忽略触发器时钟信号列写各触发器激励方程，和前两个例题一样，忽略触发器时钟信号列写各触发器激励方程，并列写输出方程。同步时序电路有输入信号，且输出函数与存储并列写输出方程。同步时序电路有输入信号，且输出函数与存储电路的输出状态和输入信号有关，可以确定是米莱型电路。电路的输出状态和输入信号有关，可以确定是米莱型电路。 （2 2）将每个触发器的激励方程代入对应触发器的特征方程）将每个触发器的激励方程代入对应触发器的特征方程Qn+1=T QnQn+1=T

15、 Qn，得到各触发器的状态方程。，得到各触发器的状态方程。 （3 3）列状态转换表、画状态转换图。状态转换表如表）列状态转换表、画状态转换图。状态转换表如表5.2.35.2.3所所示，将输入示，将输入X X和和2 2个触发器的所有组合写在第个触发器的所有组合写在第1 1列原态上，再根据列原态上，再根据状态方程写出对应的现态值。状态方程写出对应的现态值。 根据状态转换表，画出的状态转换图如图根据状态转换表，画出的状态转换图如图5.2.75.2.7所示。所示。 5.2 5.2 基于触发器的时序电路分析基于触发器的时序电路分析 （4）观察图5.2.7，当X=1时,触发器输出状态按照00 01 10

16、10变化,每经过3个或3个以上时钟脉冲的上升沿，电路就停在10状态，同时在输出F产生1个高电平。当X=0时,不论电路处于什么状态，时钟脉冲边沿作用后，返回到00状态，输出F=0。 综上所述，当输入信号X连续输入3个或3个以上的1时，电路输出为1，否则输出为0。电路是一个由上升沿触发的T触发器组成的同步米莱型3个或连续3个1的序列信号检测器。5.2 5.2 基于触发器的时序电路分析基于触发器的时序电路分析表表5.2.3 5.2.3 例例5.2.35.2.3状态转换表状态转换表图图5.2.7 5.2.7 例例5.2.35.2.3状态转换图状态转换图5.2 5.2 基于触发器的时序电路分析基于触发器

17、的时序电路分析 分析同步时序电路列写状态方程时，没有考虑时钟脉冲的作用，这分析同步时序电路列写状态方程时，没有考虑时钟脉冲的作用，这是因为电路中触发器的输出状态是同时改变的。但异步时序电路不是统是因为电路中触发器的输出状态是同时改变的。但异步时序电路不是统一的时钟，触发器不是同时被触发。哪一个触发器被触发，其输出状态一的时钟，触发器不是同时被触发。哪一个触发器被触发，其输出状态才会改变。脉冲信号有效时被认为是才会改变。脉冲信号有效时被认为是1 1，即，即CP=1CP=1，对应的状态方程就有效，对应的状态方程就有效，否则否则CP=0CP=0，对应的状态方程无效。所以可将触发器的状态方程和其对应，

18、对应的状态方程无效。所以可将触发器的状态方程和其对应的时钟触发信号相与。的时钟触发信号相与。 触发器输出状态的改变应逐级确定。首先从外加时钟信号的触发器触发器输出状态的改变应逐级确定。首先从外加时钟信号的触发器推导，确定对应的触发器的输出状态。再确定其他时钟信号有效时的触推导，确定对应的触发器的输出状态。再确定其他时钟信号有效时的触发器输出状态，逐级向前，最终确定整体异步时序电路的全状态，得出发器输出状态，逐级向前，最终确定整体异步时序电路的全状态，得出状态转换表和状态转换图。状态转换表和状态转换图。 由不同时钟逐级触发，每一次触发都有一定的延时。电路中所有触由不同时钟逐级触发，每一次触发都有

19、一定的延时。电路中所有触发器至少被触发一次，电路才稳定下来，准备新的循环。因此基于触发发器至少被触发一次，电路才稳定下来，准备新的循环。因此基于触发器设计的时序电路角度分析，异步时序电路速度要慢于同步时序电路。器设计的时序电路角度分析，异步时序电路速度要慢于同步时序电路。5.2 5.2 基于触发器的时序电路分析基于触发器的时序电路分析5.2.3 异步时序电路的分析举例OSI ModelLayer画全状态转换图画全状态转换图123456712345675.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计5.3.1 时序电路的设计步骤 按原始状态转换图或原始状态转换表设计按原始状态转换

20、图或原始状态转换表设计的时序电路不是最简的，因为这样的电路存在许的时序电路不是最简的，因为这样的电路存在许多冗余状态。冗余状态数目越多，设计的电路越多冗余状态。冗余状态数目越多，设计的电路越复杂。为了合理经济地实现时序电路的设计，应复杂。为了合理经济地实现时序电路的设计，应将状态转换表中的状态减到最少，求取最简状态将状态转换表中的状态减到最少，求取最简状态转换表。状态简化并不是直接删去某些状态，而转换表。状态简化并不是直接删去某些状态，而是将两个或两个以上的等价状态进行状态合并，是将两个或两个以上的等价状态进行状态合并，求出最小化的状态转换图或状态转换表。求出最小化的状态转换图或状态转换表。2

21、.2.状态简化状态简化5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计 例例5.3.25.3.2试设计一个同步六进制计数器，要求如下。试设计一个同步六进制计数器，要求如下。 （1 1）避免计数器出现竞争冒险现象，即转换的二进制组态具）避免计数器出现竞争冒险现象，即转换的二进制组态具有相邻性。有相邻性。 （2 2）计数状态不包括全）计数状态不包括全0 0。 解：（解：（1 1）确定原始状态转换图和原始状态转换表。）确定原始状态转换图和原始状态转换表。根据设计要求，同步六进制计数器原始状态有根据设计要求，同步六进制计数器原始状态有6 6个，即个，即N=6N=6。6 6个个状态分别由

22、状态分别由S S0 0、S S1 1、S S2 2、S S3 3、S S4 4和和S S5 5表示。表示。S S0 0为初始状态，在输入为初始状态，在输入时钟有效信号时钟有效信号CPCP作用下作用下, ,电路状态依次转换。电路停留在状态电路状态依次转换。电路停留在状态S S5 5时，时，输出输出F F为为1 1。在状态。在状态S S5 5时，再输入一个有效时钟信号，计数器返回时，再输入一个有效时钟信号，计数器返回初始状态初始状态S S0 0，输出，输出F F返回低电平。图返回低电平。图5.3.15.3.1是题目要求的同步六进是题目要求的同步六进制计数器原始状态转换图。制计数器原始状态转换图。

23、输出尽管有一些相同，但次态不等价，所以原始状态转换图输出尽管有一些相同，但次态不等价，所以原始状态转换图就是最简状态转换图。因此状态简化与合并这一步骤可以省去，就是最简状态转换图。因此状态简化与合并这一步骤可以省去，也可以忽略原始状态转换表和简化后的状态转换表。也可以忽略原始状态转换表和简化后的状态转换表。5.3.2 同步时序电路的设计举例1.1.摩尔型同步时序电路的设计摩尔型同步时序电路的设计5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计 （2 2）状态编码。由于）状态编码。由于N=6,N=6,故根据故根据2 2n-1n-1MM2 2n n, ,求得求得n=3n=3。因此六

24、进制计数器需要因此六进制计数器需要3 3个个触发器，每一状态由触发器，每一状态由3 3位二位二进制表示，即状态进制表示，即状态S S0 0S S5 5都都为为3 3位二进制，且不能分配位二进制，且不能分配000000状态。根据题目要求的状态。根据题目要求的避免出现竞争冒险现象，避免出现竞争冒险现象，二进制组态具有相邻性，二进制组态具有相邻性，选择格雷码分配各个状态。选择格雷码分配各个状态。可选可选S S0 0=001=001、S S1 1=011=011、S S2 2=010=010、S S3 3=110=110、S S4 4=100=100和和S S5 5=101=101。图图5.3.1 5

25、.3.1 例例5.3.25.3.2原始状态转换图原始状态转换图5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计 （3 3）确定触发器类型，得出激励信号。选用边沿）确定触发器类型，得出激励信号。选用边沿JKJK触发器。触发器。根据根据JKJK触发器特征方程触发器特征方程Q Qn+1n+1=JQ=JQn n+KQ+KQn n和和JKJK触发器的状态转换条件，触发器的状态转换条件，得出对应的得出对应的3 3个个JKJK触发器的激励信号值，如表触发器的激励信号值，如表5.3.35.3.3所示。所示。表表5.3.3 5.3.3 例例5.3.35.3.3状态转换表状态状态转换表状态5.3

26、5.3 基于触发器的时序电路设计基于触发器的时序电路设计 （4 4）求激励方程、完成自启动。可根据表）求激励方程、完成自启动。可根据表5.3.35.3.3，绘出激，绘出激励信号的励信号的6 6个卡诺图，如图个卡诺图，如图5.3.25.3.2所示。所示。图图5.3.2 5.3.2 例例5.3.25.3.2卡诺图卡诺图5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计 在卡诺图上进行化简得出在卡诺图上进行化简得出3 3个个JKJK触发器的激励方程触发器的激励方程, ,再再根据表根据表5.3.35.3.3得出输出方程。得出输出方程。5.3 5.3 基于触发器的时序电路设计基于触发器的时

27、序电路设计 写出有激励信号的全状态转换表如表写出有激励信号的全状态转换表如表5.3.45.3.4所示。所示。表表5.3.4 5.3.4 例例5.3.25.3.2状态转换表状态状态转换表状态5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计 计数器的两个无效状态是000和111，反填表5.3.4得到其次态为111和000。可以发现当电路进入两个状态之一后，在这两个无效状态中循环，不能自启动，形成死循环。为了电路能够自启动，将原设计进行微小的修正。将原态的000对应的J2的1修改成0，再根据JK触发器的状态转换条件，将次态的Q2n+1的1修改成0。重新对J2卡诺图化简得 修改后的状态

28、转换表自动进入有效循环，称表5.3.4为具有自启动功能的全状态转换表。5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计图图5.3.3 5.3.3 例例5.3.25.3.2全状态转换图全状态转换图图图5.3.4 5.3.4 例例5.3.25.3.2时序电路时序电路 （5 5）画全状态转换图和逻辑电路图。根据全状态转换表得出）画全状态转换图和逻辑电路图。根据全状态转换表得出全状态转换图（见图全状态转换图（见图5.3.35.3.3），逻辑电路图如图），逻辑电路图如图5.3.45.3.4所示。所示。5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计 例例5.3.55.3.

29、5请按图请按图5.3.95.3.9提供的原始状态转换图设计一个具有自启动提供的原始状态转换图设计一个具有自启动功能的米莱型同步时序电路。功能的米莱型同步时序电路。 解：（解：（1 1）分析题目要求。图）分析题目要求。图5.3.95.3.9例例5.3.55.3.5原始状态转换图当输入原始状态转换图当输入信号信号X=0 X=0 时，触发器状态从时，触发器状态从0000、0101到到1010，再返回，再返回0000状态，此时状态，此时F F0 0=1=1输出输出为高电平，被认为是进位输出。当输入信号为高电平，被认为是进位输出。当输入信号X=1 X=1 时，触发器状态从时，触发器状态从0000、010

30、1、1010到到1111，再返回，再返回0000状态，此时状态，此时F F1 1=1=1输出为高电平，被认为是另一进输出为高电平，被认为是另一进位输出。位输出。 在在1111状态时，若输入信号状态时，若输入信号X=0X=0，下一状态返回到，下一状态返回到0000状态。由此分析状态。由此分析可知，不管电路状态处于什么位置，都可以进入有效循环之内，没有孤可知，不管电路状态处于什么位置，都可以进入有效循环之内，没有孤立状态，具有自启动功能。立状态，具有自启动功能。 综上所述，图综上所述，图5.3.95.3.9所示原始状态转换图表达的是一个模可变、带所示原始状态转换图表达的是一个模可变、带进位输出的加

31、进位输出的加1 1计数器。当控制信号计数器。当控制信号X X0 0时为三进制加时为三进制加1 1计数器；计数器；X X1 1时时为四进制加为四进制加1 1计数器。输出端为计数器。输出端为F F0 0、F F1 1，其中，其中F F0 0为三进制计数器的进位输为三进制计数器的进位输出端，出端，F F1 1为四进制计数器的进位输出端。为四进制计数器的进位输出端。2.2.米莱型同步时序电路的设计米莱型同步时序电路的设计5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计 （2 2）选择触发器、求激）选择触发器、求激励方程和输出方程。每一个励方程和输出方程。每一个状态中有两位二进制数，可状

32、态中有两位二进制数，可以选用以选用2 2个个D D触发器实现。触发器实现。 根据根据D D触发器的特征方程触发器的特征方程和图和图5.3.95.3.9所示的原始状态所示的原始状态转换图，作出电路的全状态转换图，作出电路的全状态转换表，如表转换表，如表5.3.105.3.10所示。所示。图图5.3.9 5.3.9 例例5.3.55.3.5原始状态转换图原始状态转换图5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计 先根据图先根据图5.3.95.3.9所示的所示的原始状态转换图，填写横原始状态转换图，填写横线以上的输入、原态、现线以上的输入、原态、现态及输出，根据态及输出，根据D

33、D触发器的触发器的特征方程，填写各触发器特征方程，填写各触发器激励信号的取值。激励信号的取值。 根据表根据表5.3.105.3.10可画出激可画出激励信号励信号D D1 1、D D0 0的卡诺图，的卡诺图，如图如图5.3.105.3.10所示。由于两所示。由于两个触发器共个状态，而个触发器共个状态，而三进制计数器只有三个有三进制计数器只有三个有效状态，还有一个状态在效状态，还有一个状态在正常计数过程中不会出现，正常计数过程中不会出现，作任意项处理，在卡诺图作任意项处理，在卡诺图中用表示。中用表示。表表5.3.10 5.3.10 例例5.3.55.3.5全状态转换表全状态转换表5.3 5.3 基

34、于触发器的时序电路设计基于触发器的时序电路设计 由卡诺图得出驱动方程为由卡诺图得出驱动方程为 输出方程输出方程F F0 0、F F1 1为为 根据卡诺图中任意项的使用情况，反填写状态转换表根据卡诺图中任意项的使用情况，反填写状态转换表5.3.105.3.10中横线以中横线以下的激励信号下的激励信号D D1 1、D D0 0的取值，再根据现态及的取值，再根据现态及D D1 1、D D0 0的取值决定次态，得到的取值决定次态，得到表表5.3.105.3.10所示的全状态转换表。所示的全状态转换表。图图5.3.10 5.3.10 例例5.3.55.3.5激励信号卡诺图激励信号卡诺图5.3 5.3 基

35、于触发器的时序电路设计基于触发器的时序电路设计 （3 3）画逻辑电路图。根据驱动方程）画逻辑电路图。根据驱动方程D D1 1、D D0 0及输出方程及输出方程F F0 0、F F1 1，画出模可变的同步计数器逻辑电路图如图画出模可变的同步计数器逻辑电路图如图5.3.115.3.11所示。所示。5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计 设计异步时序电路时，观察原始状态转换表设计异步时序电路时，观察原始状态转换表要考虑每个触发器的时钟脉冲作用，触发器输出要考虑每个触发器的时钟脉冲作用，触发器输出状态改变需要观察前级的信号变化情况。首先从状态改变需要观察前级的信号变化情况。首

36、先从外加时钟信号的触发器推导，确定对应的触发器外加时钟信号的触发器推导，确定对应的触发器的输出状态。再确定由其他信号作为时钟有效时的输出状态。再确定由其他信号作为时钟有效时的触发器输出状态，逐级向前，最终确定整体异的触发器输出状态，逐级向前，最终确定整体异步时序电路，得出时钟信号和控制信号的规律。步时序电路，得出时钟信号和控制信号的规律。5.3 5.3 基于触发器的时序电路设计基于触发器的时序电路设计5.3.3 异步时序电路的设计举例 图图5.4.15.4.1是中规模寄存是中规模寄存器器7427374273的逻辑符号，内部的逻辑符号，内部由由8 8个触发器（具有公共个触发器（具有公共清零端）构

37、成。清零端）构成。D D7 7D D0 0为为信号输入端信号输入端,Q,Q7 7Q Q0 0为寄存为寄存器输出端器输出端,CP,CP为同步时钟脉为同步时钟脉冲信号冲信号,R,R为复位端。复位为复位端。复位是同步复位还是异步复位是同步复位还是异步复位观察观察7427374273功能表，如表功能表，如表5.4.15.4.1所示。所示。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器5.4.1 寄存器1.1.寄存器寄存器7427374273 锁存器锁存器7437374373没有设没有设置时钟脉冲输入端，但可置时钟脉冲输入端，但可以对输入的数据进行存储。以对输入的数据进行存储。它由它由8

38、 8个具有三态输出的个具有三态输出的D D锁存器构成锁存器构成, ,存储存储8 8位二进位二进制信息代码。制信息代码。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器2.2.锁存器锁存器7437374373 移位寄存器除了寄存数据以外，移位寄存器除了寄存数据以外，在时钟脉冲控制下还可以将所存的数据在时钟脉冲控制下还可以将所存的数据向右或向左移位。移位寄存器有多种分向右或向左移位。移位寄存器有多种分类方法。按移动方向分，可分为单向移类方法。按移动方向分，可分为单向移位寄存器和双向移位寄存器。单向移位位寄存器和双向移位寄存器。单向移位寄存器又分为左移寄存器和右移寄存器。寄存器又分为左

39、移寄存器和右移寄存器。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器5.4.2 移位寄存器 74195 74195由由4 4个个D D触发器构成触发器构成4 4位右移寄存器，位右移寄存器，D D3 3D D0 0为并行为并行输入数据信输入数据信号号,Q,Q3 3Q Q0 0为寄为寄存器输出。存器输出。图图5.4.4 741955.4.4 74195逻辑符号逻辑符号 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器1.1.右移移位寄存器右移移位寄存器74195741951 1）复位）复位2 2）预置）预置3 3）保持）保持4 4）右移）右移 5.4 5.4 集成寄存器

40、和移位寄存器集成寄存器和移位寄存器 例例5.4.6 5.4.6 分析图分析图5.4.125.4.12所示电路的逻辑功能。所示电路的逻辑功能。图图5.4.11 5.4.11 例例5.4.55.4.5电路连接图电路连接图图图5.4.12 5.4.12 例例5.4.65.4.6电路连接图电路连接图 例例5.4.6 5.4.6 分析图分析图5.4.125.4.12所示电路的逻辑功能。所示电路的逻辑功能。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 解： 由图5.4.12电路连接图看出，若在反馈与非门输入端接两个相邻触发器输出端Qi和Qi-1，则可构成M=2i+1的计数器，形成奇数计数

41、器。应注意的是，这些电路工作之前先加负脉冲复位。 经分析，图5.4.12电路不管Q2作为输出还是Q3或 作为输出，都是1个时钟脉冲，只不过占空比与时钟脉冲CP不一样，各输出起始位不一样。输入时钟信号7个脉冲，输出是1个脉冲，所以也是七进制扭环形计数器。 各种计数器对输入时钟脉冲来说实际上也是个分频器，如七进制扭环形计数器(M=7)，其输出脉冲周期是时钟脉冲CP的7倍，因此输出频率为CP的1/7，用“7”表示，可称作七分频器。图5.4.13所示电路是由移位寄存器74195构成的分频器电路，分频信号取出端在与非门的输入或输出，并标上了分频数，请读者自行分析其工作原理。 5.4 5.4 集成寄存器和

42、移位寄存器集成寄存器和移位寄存器 74194 74194由由4 4个触发器构成个触发器构成4 4位双向移位位双向移位寄存器，寄存器，D D3 3D D0 0为并行数据信号输入为并行数据信号输入端端,Q,Q3 3Q Q0 0为寄存器输出端。在最高位触为寄存器输出端。在最高位触发器的输入端设置发器的输入端设置1 1个左移串行数据输入个左移串行数据输入DSLDSL，在最低位触发器的输入端设置另一，在最低位触发器的输入端设置另一个右移串行数据输入个右移串行数据输入DSRDSR。具有异步复位、。具有异步复位、同步预置功能。同步预置功能。7419474194的逻辑符号图如图的逻辑符号图如图5.4.145.

43、4.14所示，所示，7419474194的功能表如表的功能表如表5.4.85.4.8所示。所示。2.2.双向移位寄存器双向移位寄存器7419474194 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器1 1）复位）复位4 4）右移和左移）右移和左移3 3）保持）保持2 2）预置）预置 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 例例5.4.8 5.4.8 分析图分析图5.4.165.4.16所示所示8 8位并行位并行串行转换电路的逻辑功能。串行转换电路的逻辑功能。 解：图解：图5.4.165.4.16是由是由7419474194组成的组成的8 8位并行位并行串行

44、转换器，其转换过串行转换器，其转换过程如表程如表5.4.115.4.11所示。所示。 图图5.4.16 741945.4.16 74194构成的构成的8 8位并行位并行串行转换电路连接图串行转换电路连接图 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 （1 1）外加一负脉冲的情况下，使）外加一负脉冲的情况下，使MAMAMBMB。8 8位位一组的并行数据一组的并行数据D D0 0、D D1 1、D D2 2、D D3 3、D D4 4、D D5 5、D D6 6和和D D7 7一起从低位到高位预置到一起从低位到高位预置到3 3片片7419474194的输出的输出0Q0Q1111Q

45、 Q1212Q Q1313Q Q2020Q Q2121Q Q2222Q Q2323Q Q3030。 （2 2）G G1 1输入至少有输入至少有1 1个低电平使个低电平使G G1 1输出高电平。且当输出高电平。且当外加信号失效情况下，外加信号失效情况下，G2G2输出低电平，输出低电平，MAMA1 1，MBMB0 0，执行右移操作。执行右移操作。 （3 3）当）当G G1 1输入都为高电平时，输入都为高电平时，G G2 2的输出为高电平，的输出为高电平，使使MAMAMBMB，重新预置，重新预置8 8位并行数据。位并行数据。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器表表5.4.1

46、1 85.4.11 8位并行位并行串行数据转换过程表串行数据转换过程表 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器 图图5.4.175.4.17所示电路是反所示电路是反馈移位型序列馈移位型序列码发生器，它码发生器，它由移位寄存器由移位寄存器和组合电路组和组合电路组成。组合电路成。组合电路的输出信号反的输出信号反馈到移位寄存馈到移位寄存器。器。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器5.4.3 移位寄存器型序列码发生器1.1.反馈移位型序列信号发生器反馈移位型序列信号发生器 m m序列码发生器也序列码发生器也称为最长线性移位寄称为最长线性移位寄存器序列信号

47、发生器。存器序列信号发生器。所谓最长线性是其序所谓最长线性是其序列长度列长度S=2S=2n n-1-1。 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器2.m2.m序列码发生器序列码发生器 表表5.4.135.4.13列出了列出了n n级移位寄存器型级移位寄存器型m m序列发生器的反馈函数，根据序列发生器的反馈函数，根据反馈函数，就可以构成序列长度反馈函数，就可以构成序列长度S=2n-1S=2n-1的的m m序列发生器。序列发生器。表表5.4.13 5.4.13 序列的反馈函数表序列的反馈函数表 5.4 5.4 集成寄存器和移位寄存器集成寄存器和移位寄存器1.1.触发触发方式方式

48、2.2.算术方式算术方式3.3.编码编码方式方式4.4.容量计容量计 数方式数方式5.5.复位、置复位、置位方式位方式 5.5 5.5 集成计数器集成计数器图图5.5.1 741605.5.1 74160逻辑符号及外引线排列图逻辑符号及外引线排列图 5.5 5.5 集成计数器集成计数器5.5.1 同步计数器1.1.加法计数加法计数74160/74161/74162/7416374160/74161/74162/74163 例例5.5.1 5.5.1 分析图分析图5.5.65.5.6所示电路的计数状态。所示电路的计数状态。 解：图解：图5.5.65.5.6选用的是选用的是7416174161，其

49、复位方式是异步复位。，其复位方式是异步复位。预置端接高电平失效，复位端接信号，故电路只有复位和计预置端接高电平失效，复位端接信号，故电路只有复位和计数功能。数功能。 计数器在输出计数器在输出Q Q0 0、Q Q2 2和和Q Q3 3引出信号，通过与非门反馈到引出信号，通过与非门反馈到复位端。当复位端。当Q Q3 3Q Q2 2Q Q1 1Q Q0 0=1101=1101（1313）状态时，与非门输出低电平，）状态时，与非门输出低电平，使触发器的输出立即复位为使触发器的输出立即复位为00000000。否则复位端信号为高电平。否则复位端信号为高电平信号，复位失效，执行计数功能。值得注意的是当信号，

50、复位失效，执行计数功能。值得注意的是当Q Q3 3Q Q2 2Q Q1 1Q Q0 0=1101=1101状态时，不用等到时钟有效，立即复位，因此状态时，不用等到时钟有效，立即复位，因此其状态不作为有效状态。有效状态是从其状态不作为有效状态。有效状态是从00000000到到11001100共共1313个状个状态，故此电路是态，故此电路是M=13M=13的计数器。表的计数器。表5.5.55.5.5态序表中的虚线框状态序表中的虚线框状态为非有效状态。态为非有效状态。 5.5 5.5 集成计数器集成计数器图图5.5.6 5.5.6 用用7416174161实现实现1313进制计数器进制计数器表表5.

51、5.5 M=135.5.5 M=13态序表态序表 5.5 5.5 集成计数器集成计数器1.1.反馈复位法反馈复位法。（2 2）反馈预置法。）反馈预置法。（3 3）VHDLVHDL实现。实现。 5.5 5.5 集成计数器集成计数器 可逆计数器既有加可逆计数器既有加1 1计数，又有减计数，又有减1 1计数功能，计数功能，加加/ /减计数器又分为单时钟控制加减计数器又分为单时钟控制加/ /减计数器和减计数器和双时钟控制加双时钟控制加/ /减计数器。单时钟控制加减计数器。单时钟控制加/ /减计减计数器需要增加一个控制信号数器需要增加一个控制信号X X控制计数器的加法控制计数器的加法计数操作和减法计数操

52、作。双时钟控制加计数操作和减法计数操作。双时钟控制加/ /减计减计数器有两个时钟输入控制端数器有两个时钟输入控制端CPUCPU和和CPDCPD，当，当CPD=1CPD=1时，时，CPUCPU为时钟信号作加法计数。为时钟信号作加法计数。 5.5 5.5 集成计数器集成计数器2.2.可逆计数器可逆计数器74190/74191/74192/7419374190/74191/74192/741931 1）双时钟控制加）双时钟控制加/ /减计数器减计数器74192/7419374192/74193 图图5.5.125.5.12（a a）是双时钟控制加）是双时钟控制加/ /减计数器减计数器74192/74

53、19374192/74193逻辑符号，内逻辑符号，内部由部由4 4个边沿个边沿T T触发器构成的。触发器构成的。 图图5.5.125.5.12（b b）是）是74192/7419374192/74193的外引线排列图。的外引线排列图。图图5.5.12 74192/741935.5.12 74192/74193逻辑符号及外引线排列图逻辑符号及外引线排列图 5.5 5.5 集成计数器集成计数器（1 1）复位。）复位。（2 2）预置。）预置。（3 3）保持）保持（4 4）计数。）计数。 5.5 5.5 集成计数器集成计数器2 2）单时钟控制加）单时钟控制加/ /减计数器减计数器74190/74191

54、74190/74191 图图5.5.135.5.13是单时钟控制是单时钟控制加加/ /减计数器减计数器74190/7419174190/74191逻辑符号，内逻辑符号，内部由部由4 4个边沿个边沿JKJK触发器构成。触发器构成。5.5.13 74190/741915.5.13 74190/74191逻辑符号逻辑符号 5.5 5.5 集成计数器集成计数器 （2 2）保持。）保持。（1 1）预置。）预置。（3 3）计数。）计数。 5.5 5.5 集成计数器集成计数器 例5.5.3 分析图5.5.16所示电路功能。 解：（1）图5.5.16中的复位端接低电平，复位功能失效。图5.5.16（a）预置控

55、制端接借位信号，故是减法计数。图5.5.16（b）预置控制端接进位信号，故是加法计数。图图5.5.16 5.5.16 例例5.5.35.5.3电路电路 5.5 5.5 集成计数器集成计数器 （2 2）由于）由于7419374193是是84218421码，共有码，共有1616个状态。减法计数个状态。减法计数时借位状态时借位状态00000000无效，加法计数时进位状态无效，加法计数时进位状态11111111无效。无效。 （3 3）5.5.165.5.16图（图（a a）数据预置端预置的数据是）数据预置端预置的数据是10001000（8 8），从），从8 8到到0 0共共9 9个状态，去掉个状态，去

56、掉1 1个无效状态个无效状态0 0，共，共8 8个状态，个状态，故故M=8M=8。 图图5.5.165.5.16（b b）是加法计数，从状态）是加法计数，从状态01110111到到11111111共共9 9个状个状态。由于态。由于7419374193的异步置位功能，的异步置位功能，11111111状态是瞬时状态，是状态是瞬时状态，是无效状态，故无效状态，故M=8M=8。 5.5 5.5 集成计数器集成计数器 图图5.5.195.5.19（a a）是中规模计数器）是中规模计数器7429374293逻辑符号，有公共复位端逻辑符号，有公共复位端R R0101和和R R0202，相与之后连接到，相与之

57、后连接到4 4个触发器的异步复位端，个触发器的异步复位端，7429374293有两个时钟输入端有两个时钟输入端CPCP0 0和和CPCP1 1。 内部有一个二进制计数器，时钟从内部有一个二进制计数器，时钟从CP0CP0进，在进，在Q Q0 0输出输出, ,还有一个异步五还有一个异步五进制计数器，时钟从进制计数器，时钟从CPCP1 1进，在进，在Q Q3 3Q Q2 2Q Q1 1输出，如图输出，如图5.5.205.5.20（b b）所示。）所示。图图5.5.19 742935.5.19 74293异步计数器异步计数器 5.5 5.5 集成计数器集成计数器5.5.2 异步计数器1 1. .异步计

58、数器异步计数器74293/7429074293/74290 1 1）置）置9 9 2 2）复位）复位 3 3）计数）计数 5.5 5.5 集成计数器集成计数器 4290/74293 4290/74293通过不同的连接获得任意通过不同的连接获得任意模计数器、得到所需的任意编码状态。模计数器、得到所需的任意编码状态。 图图5.5.215.5.21的的Q Q0 0接到接到CP1CP1，时钟从，时钟从CPCP0 0引引入，计数器从入，计数器从Q Q3 3Q Q2 2Q Q1 1Q Q0 0输出输出, ,按按84218421码计数。码计数。 图图5.5.225.5.22的连接方法与图的连接方法与图5.5

59、.215.5.21基本基本相同，但采用的芯片不同，最终的结果相同，但采用的芯片不同，最终的结果大不相同。大不相同。 5.5 5.5 集成计数器集成计数器1.1.异步计数器异步计数器74293/7429074293/74290图图5.5.21 M=55.5.21 M=5计数器电路计数器电路图图5.5.22 M=65.5.22 M=6计数器电路计数器电路 5.5 5.5 集成计数器集成计数器（1 1）将电路中）将电路中使用到的芯片使用到的芯片通过查找数据通过查找数据手册，掌握逻手册，掌握逻辑功能。如果辑功能。如果考虑匹配、抗考虑匹配、抗干扰等其他因干扰等其他因素，还要了解素，还要了解其电气特性。其

60、电气特性。 （2 2）将电路）将电路进行模块划分，进行模块划分，找出时序电路找出时序电路模块、组合电模块、组合电路模块和基本路模块和基本逻辑门组成的逻辑门组成的小规模电路模小规模电路模块。块。 （3 3）逐级）逐级根据输入条根据输入条件分析其和件分析其和输出信号的输出信号的逻辑关系，逻辑关系，确定电路的确定电路的整体逻辑功整体逻辑功能。能。5.6 5.6 基于基于MSIMSI时序电路的分析和设计时序电路的分析和设计5.6.1 基于MSI时序电路的分析 例例5.6.2 5.6.2 图图5.6.25.6.2给出了具有给出了具有MSIMSI组合芯片和时序芯片的综合组合芯片和时序芯片的综合逻辑电路。逻