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文档简介

1、设计示例一 clrdqclkclrdqclkclrdqclkq0d0clrdqclkd3d2q2q3q1d1clrbclkf4f3f2f1四位寄存器电路结构图 设计示例三 （续）设计示例四（续）用D触发器构成T触发器module FullAdder (A, B, Cin, SUM, Cout);input A, B, Cin;output SUM, Cout;assign SUM = A B Cin;assign Cout = (A & B) | (A & Cin) | (B & Cin);endmodule module ADDER4BIT ( Ain, Bin, S

2、UM, OVF);input 3:0 Ain, Bin;output 3:0 SUM;wire 2:0 CY;output OVF; FullAdder U0 (Ain0, Bin0, 0, SUM0, CY0); FullAdder U1 (Ain1, Bin1, CY0, SUM1, CY1); FullAdder U2 (Ain2, Bin2, CY1, SUM2, CY2); FullAdder U3 (Ain3, Bin3, CY2, SUM3, OVF);endmoduletimescale1ns/1nsmodule ADDER4BIT_TEST;reg3:0Ain, Bin;wi

3、re3:0SUMOUT;wireOVF;ADDER4BIT m ( Ain, Bin, SUMOUT, OVF );initial beginAin = 4b0000; Bin= 4b0000;#100Ain = 4b0111; Bin= 4b0101; #100 .#100Ain = 4b0000; Bin= 4b0000;#100$stop;endendmodule define plus 3d0 /操作码的宏定义操作码的宏定义define minus 3d1define band 3d2define bor 3d3define unegate 3d4 module alu (out,op

4、code,a,b); output 7:0 out; input 2:0 opcode; input 7:0 a,b; reg 7:0 out; timescale 1ns/1nsmodule t;wire 7:0 result;reg 2:0 opc;reg 7:0 ain, bin;reg clk; initial begin clk = 0; ain=0; bin=3; opc=0; end always #20 clk = clk; always (posedge clk) begin ain = ain +1; bin = bin+2; opc=$random%8; endM11/01/01/01/0/主状态机：产生控制信号，根据主状态机：

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