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1、2022-5-1012022-5-1022022-5-103 module block (a,b,c,d);input a,b;output c,d;assign c= a | b ;assign d= a & b;endmodule abcd2022-5-1042022-5-1052022-5-106abcde2022-5-107abcde2022-5-1082022-5-1092022-5-10102022-5-10112022-5-10122022-5-10132022-5-10142022-5-10152022-5-10162022-5-10172022-5-10182022-

2、5-10192022-5-10202022-5-10212022-5-10222022-5-10232022-5-102401XZ0bufbufbufbufif11 1、高、真、逻辑高、电源、高、真、逻辑高、电源、VDD、正插入、正插入X X、不确定：逻辑冲突无法确定其逻辑值、不确定：逻辑冲突无法确定其逻辑值HiZHiZ、高阻抗、三态、无驱动源、高阻抗、三态、无驱动源 2022-5-10252022-5-10262022-5-10272022-5-10282022-5-10292022-5-10302022-5-10312022-5-10322022-5-10332022-5-10342022

3、-5-10352022-5-10362022-5-1037 netsabslselbselanslout2022-5-10382022-5-10392022-5-10402022-5-1041abslselbselansloutreg_areg_selreg_b2022-5-1042可综合2022-5-10432022-5-10442022-5-1045模块DUT的边界输入口输出口输出/入口netnetnet/registernetnet/registernetinoutmodule DUT(Y, A, B_);output Y;input A,B: wire Y, A, B; and (Y, A, B);endmodule2022-5-10462022-5-10472022-5-10482022-5-1049aout2BUFFbINVout12022-5-1050dout2AND2i1clkout1D QDFF2022-5-105120

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