EDA技术及应用试卷D含答案

1、要求：( 1) 将标有下划线语句补充完整(3 分)( 2) 解释后带 * 的语句( 3 分)( 3) 说明该程序逻辑功能(4 分)1 程序 1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; *ENTITY encoder ISPORT(d:IN;y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); *END encoder;ARCHITECTURE beh OF encoder ISBEGINIF d(7)= 0THEN y<= ” 000”ELSIF d(6)=ELSIF d(5)=ELSIF d(4)=ELSIF d(3)=ELS

2、IF d(2)=ELSIF d(1)=0 THEN y<= ” 001”0 THEN y<= ” 010”0 THEN y<= ” 011”0 THEN y<= ” 100”0 THEN y<= ” 101”0 THEN y<= ” 110”一 填空题（每题2 分，共 0 分）1 赋值语句中，为变量赋值的符号是（） ，为信号赋值的符号是（ ） 。2 在 VHDL中，BIT数据类型有（）种 逻辑值。3 VHDL的标示符名必须以（） ，后跟若干字母 数字或单个下划线组成，但最后不能为（） 。4 VHDL程序设计中常用的库有（）库STD库WOR库。K5 用 VHD

3、L语言描述时钟脉冲CLK的上升沿时可写为（） 。二 选择题（每题2 分，共 10分）1 VHDL常用的库是（）标准库。A IEEE B STD C WORK D PACKAGE2 VHDL的实体声明部分用来指定设计单元的（） 。A 输入端口B 输出端口C 引脚 D 以上均可3 在 VHDL的端口声明语句中，用（）声明端口为输入方向。A IN B OUT C INOUT D BUFFER4 一个设计实体可以拥有一个或多个（） 。A 设计实体B 结构体C 库 D 实体名5 在 VHDL中，定义信号名时，可以用（）符号为信号赋初值。A=D <=ELSIF d(0)= 0 THEN y<=

4、 ” 111”END IF;End process;END beh;2、程序2LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ISPORT( d,clk,clrn,prn,ena:in std_logic;q:);END d4;ARCHITECTURE a OF d4 ISPROCESS(clk,prn,clrn,ena,d)BEGINIF prn='0'THEN q<='1'*ELSIF clrn='0' THEN q<='0'*ELSIF clk'event

5、AND clk='1' THEN *IF ena='1' thenq<=d;END IF;END IF;END PROCESS;END a;3、程序3Use ieee.std_logic_1164.all;Use ieee.std_logic_unsigned.all;Entity subadd isPort(c:in std_logic;A,b:in std_logic_vector(3 downto 0);S:out std_logic_vector(3 downto 0);Co:out std_logic);Architecture a of sub

6、add isSignal a1,a2,a3:std_logic_vector(4 downto 0);BeginProcessBeginA1<= 0 &a; *A2<= 0 &b;If c= 1 thenA3<=a1+a2; *ElseA3<=a1-a2;*End if;End process;End a;4、程序 4Library ieee;LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT(s1,s2: IN STD_LOGIC; * a,b,c,d: IN STD_LOGIC;z

7、: OUT STD_LOGIC;);END ENTITY mux41;ARCHITECTURE activ OF mux41 ISSIGNAL s:;五、简答题（20 分）1、一个最简单的VHDL语言由哪几部分组成？简述各部分的主要功能。2、简述信号和变量的区别。BEGINPROCESS(s,a,b,c,d)BEGINCASE s ISWHEN“00”=>z<=a;WHEN“01”=>z<=b;WHEN“10”=>z<=c;WHEN“11”=>z<=d;WHEN OTHERS =>z<= XEND PROCESS; *END acti

8、v;四、 用完整的VHDL源程序设计一个二输入同或门，相关的标识自定。（ 20分）要求：（ 4） 将标有下划线语句补充完整（3 分）（ 5） 解释后带 * 的语句（ 3 分）（ 6） 说明该程序逻辑功能（4 分）1 、程序 1LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY encoder ISPORT(d:IN STD_LOGIC_VECTOR(7 DOWNTO 0);y:OUT STD_LOGIC_VECTOR(2 DOWNTO 0); * END encoder;ARCHITECTURE beh OF encoder ISBEGINProce

9、ss(d)beginIF d(7)=THEN y<= ” 000” ;*ELSIF d(6)=ELSIF d(5)=ELSIF d(4)=ELSIF d(3)=ELSIF d(2)=ELSIF d(1)=0 THEN y<= ” 001”0 THEN y<= ” 010”0 THEN y<= ” 011”0 THEN y<= ” 100”0 THEN y<= ” 101”0 THEN y<= ” 110”一、填空题（每题2 分，共 0 分）5、 赋值语句中，为变量赋值的符号是（： =） ，为信号赋值的符号是（<=） 。6、 在 VHDL中，BIT

10、数据类型有（两）种逻辑值。7、 VHDL的标示符名必须以（字母开头），后跟若干字母、数字或单个下划线组成，但最后不能为（下划线）。8、 VHDL程序设计中常用的库有（IEEE）库、STD库、WOR库。K9、 用 VHDL语言描述时钟脉冲CLK的上升沿时可写为（） 。三、 选择题（每题2 分，共10分）1、 VHDL常用的库是（A ）标准库。A 、 IEEE B 、 STD C 、 WORK D、 PACKAGE2、 VHDL的实体声明部分用来指定设计单元的（D）A 、 输入端口B 、输出端口C 、引脚 D 、以上均可3、 在 VHDL的端口声明语句中，用（A）声明端口为输入方向。A 、 IN

11、B 、 OUT C、 INOUT D、 BUFFER4、 一个设计实体可以拥有一个或多个（B）A 、 设计实体B 、结构体C 、库 D 实体名5、 在 VHDL中，定义信号名时，可以用（C）符号为信号赋初值。A=B、D 、 <=ELSIF d(0)= 0 THEN y<= ” 111”END IF;End process;END beh;2、程序2LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY d4 ISPORT( d,clk,clrn,prn,ena:in std_logic;q: out STD_LOGIC );END d4;AR

12、CHITECTURE a OF d4 ISBEGINPROCESS(clk,prn,clrn,ena,d)BEGINIF prn='0'THEN q<='1'*ELSIF clrn='0' THEN q<='0'*ELSIF clk'event AND clk='1' THEN *IF ena='1' thenq<=d;END IF;END IF;END PROCESS;END a;3、程序 3Library ieee;Use ieee.std_logic_1164.all

13、;Use ieee.std_logic_unsigned.all;Entity subadd isPort(c:in std_logic;A,b:in std_logic_vector(3 downto 0);S:out std_logic_vector(3 downto 0);Co:out std_logic);End subadd;Architecture a of subadd isSignal a1,a2,a3:std_logic_vector(4 downto 0);BeginProcessBeginA1<= 0 &a; *A2<= 0 &b;If c=

14、1 thenA3<=a1+a2; *ElseA3<=a1-a2;*End if;S<=a3(3 downto 0);Co<=a3(4);End process;End a;4、程序 4LIBRARY IEEE;2、简述信号和变量的区别。USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT(s1,s2: IN STD_LOGIC; *a,b,c,d: IN STD_LOGIC;z: OUT STD_LOGIC;);END ENTITY mux41;ARCHITECTURE activ OF mux41 ISSIGNAL s: STD_LOGIC_VECTOR(1 DOWNTO 0);BEGINs<=s1 & s2;PROCESS(s,a,b,c,d)BEGINCASE s ISWHEN