第5章基本逻辑电路设计

1、第5章 基本逻辑电路设计 基本逻辑电路是数字系统设计中最基本的模块。为了使读者深入理解使用VHDL语言描述数字电路的方法，本章以基本逻辑电路的设计为例，通过有针对性的具体电路，帮助读者完善VHDL的基础知识，从而提高描述和设计数字电路的能力。在本章中，将介绍组合逻辑电路、时序逻辑电路和有限状态机电路的设计方法。5.1 组合逻辑电路设计 组合逻辑电路是一种不含存储元件的电路，其输出完全由输入决定。如果使用进程的话，输入信号都是进程的敏感信号。本节介绍的组合逻辑电路包括门电路、三态门电路、总线缓冲器、编码器、译码器、多路数据选择器和多路数据分配器。5.1.1 门电路设计 门电路种类较多，我们设计一

2、个二输入与非门、一个二输入或非门和计一个二输入异或门，其电路的符号，如图5.1所示。5.1.1 门电路设计 1使用逻辑运算符的描述方法 LIBRARY IEEE; /库调用 USE IEEE.STD_LOGIC_1164.ALL; ENTITY GATE IS /实体部分，用于电路外部接口描述 PORT (A,B:IN STD_LOGIC; /定义外部输入端口 Ynand,Yor,Yxor:OUT STD_LOGIC); /定义外部输出端口 END GATE; ARCHITECTURE one OF GATE IS /结构体部分，用于电路功能描述 BEGIN Ynand =A NAND B;

3、/与门输出 Ynor =A NOR B; /或门输出 Yxor =A XOR B; /异或门输出 END one; 5.1.1 门电路设计 2使用真值表的描述方法 真值表反映了组合逻辑电路中输出和输入的逻辑关系，因此可以用真值表来实现组合逻辑电路的设计。上述三种门电路真值表，如表5.1所示。输入输出ABYnandYnorYxor001100110110101110005.1.2 三态门及总线缓冲器设计 三态门是驱动电路常用到的器件，其输出除有高、低电平两种状态外，还有第三种状态高阻态。其电路符号，如图5.2所示。5.1.2 三态门及总线缓冲器设计 18位单向总线缓冲器 在微机的总线驱动中经常用

4、到单向总线缓冲器，用于驱动地址总线和控制总线。其电路符号，如图5.3所示。5.1.2 三态门及总线缓冲器设计 2双向总线缓冲器 双向总线缓冲器用于数据总线的驱动和缓冲，两个数据端口均为双向端口（INPUT），除了具有一个选通使能端EN外还有一个方向控制端DIR。其电路符号，如图5.4所示。5.1.3 编码器、译码器设计 在数字电路中，需要建立起特定的信息与二进制码间的联系。输入为特定信息，输出为相应的二进制码，这就是编码器。输入为二进制码，输出为对应的特定信息，这就是译码器。5.1.3 编码器、译码器设计 18线-3线优先编码器 8线-3线优先编码器是最常见的一种编码器，它将输入的某一个有效信

5、号转化为3位二进制码，为了应对同时出现多个输入信号都有效的情况，确定每个输入信号的等级，进行优先编码。电路符号如图5.5所示。5.1.3 编码器、译码器设计 23线-8线译码器 译码是编码的逆过程，输入为N位二进制码，输出的 个信号中有且只有一个有效，每个输入的二进制码与输出信号是一一对应的关系。3线-8线译码器输入3位二进制码，确定8个输出信号中的一个有效，其电路符号，如图5.6所示。5.1.4 多路数据选择器和多路数据分配器设计 多路数据选择器和多路数据分配器都属于通道选择电路，多路数据选择器是把从多个输入支路中的一路作为输出;多路数据分配器则是把一路输入分配到多路输出中的一路中。路径的选

6、择都由数据选择控制端决定。5.1.4 多路数据选择器和多路数据分配器设计 14选1数据选择器 4选1数据选择器是多路数据选择器中最常见的一种。有四路输入，一路输出，输出信号从四路输入中选取一路。电路符号，如图5.7所示。5.1.4 多路数据选择器和多路数据分配器设计 21对4数据分配器 4对1数据分配器是4选1数据选择器的逆过程。有一路输入，四路输出，输入信号从四路输出中选取一路通过。电路符号，如图5.8所示。 5.2 时序逻辑电路设计 时序逻辑电路是含有存储器件（触发器）的电路，它由组合逻辑电路和存储器件组成。它的输出不仅由输入信号决定，还由所处的状态决定。时序逻辑电路的重要特征就是它必须有

7、时钟信号来驱动。VHDL语言提供了用于对时钟边沿检测的函数，为时序逻辑电路的设计带来了极大的方便。5.2.1 触发器设计 触发器是构成时序逻辑电路的基本元件。按照有无复位、置位功能以及复位、置位与时钟信号是否同步，可以分为多种常见的D触发器。这里以最常用的同步复位D触发器为例，讲述触发器电路的设计方法。电路符号，如图5.9所示5.2.2 寄存器设计 寄存器是由一组触发器连接而成，用于存储一组二进制信息，广泛用于各类数字系统。寄存器分为普通寄存器和特殊功能普通寄存器，特殊功能寄存器又包括：锁存器、移位寄存器、串入串出寄存器、串入并出寄存器、并入串出寄存器。5.2.2 寄存器设计 1普通寄存器 一

8、般用D触发器构成寄存器。把一组D触发器连接起来的时钟输入端口连接起来，由一个同步时钟驱动，就构成了一个8位寄存器。下面以8位寄存器为例，介绍寄存器的设计方法。5.2.2 寄存器设计 2锁存器 锁存器与寄存器很类似，区别在于，寄存器采用同步时钟信号控制，而锁存器采用电平信号控制。把8个D触发器的时钟输入端口连接起来，并用一个电平信号进行控制，就构成了一个8位锁存器。5.2.2 寄存器设计 3移位寄存器 移位寄存器除了具有存储代码的功能以外，还具有移位功能。所谓移位功能，是指寄存器里存储的代码能在移位脉冲的作用下依次左移或右移。因此，移位寄存器不但可以用来寄存代码，还可用来实现数据的串并转换、数值

9、的运算以及数据处理等。 下面给出一个8位的移位寄存器，其具有左移一位或右移一位、并行输入和同步复位的功能。5.2.3 计数器设计 计数器的逻辑功能就是用来记忆时钟脉冲的个数，是数字系统中使用广泛的时序电路。它不仅用于对时钟脉冲计数，实现分频、计时，还可以用于产生节拍脉冲和脉冲序列以及进行数字运算等。计数器的最大计数值称为计数器的模。5.2.3 计数器设计 1同步计数器 同步计数器指在时钟脉冲（计数脉冲）的驱动下，构成计数器的各触发器状态统一动作。按照计数过程中的数字增减分类,可以把计数器分为加法计数器、减法计数器和可逆计数器。 加法计数器就是指在时钟脉冲的作用下做递增计数的计数器, 这里以最常

10、用的同步模12计数器为例，讲述加法计数器的设计方法。5.2.3 计数器设计 2异步计数器 异步计数器又称为行波计数器，将触发器逐级串行连接起来，低位计数触发器的输出作为相邻下一级计数触发器的时钟。可以看出,构成异步计数器的触发器的翻转有前有先后,不是同时发生的。异步计数器的计数延迟增加，计数器工作频率较低。 用VHDL语言描述异步计数器，与同步计数器描述的区别主要体现在对各级时钟的描述上。下面是一个由4个触发器构成的异步计数器，采用元件例化的方式生成。5.3 有限状态机电路设计 在数字电路系统中，有限状态机是一种十分重要的时序逻辑电路。状态机的工作方式是根据按照预先设定的状态顺序依次运行的，是

11、纯硬件的顺序控制电路。5.3.1 有限状态机概述 有限状态机是指输出取决于输入信号和当前所处状态的时序逻辑电路。有限状态机含有一组具有记忆功能的寄存器，称为状态寄存器，这些寄存器的功能是记忆有限状态机的内部状态，状态寄存器的的下一个状态不仅与输入信号有关，而且还与该寄存器的当前状态有关。5.3.2 有限状态机的算法描述 当接到设计任务后，仔细研究所设计的数字控制系统的功能，如果该系统具有按一定顺序产生不同输出的特征，那么就可以用有限状态机来实现该控制系统。5.3.3 有限状态机的VHDL描述模式 使用VHDL语言的描述有限状态机，基本上有固定描述方式，我们依葫芦画瓢，将状态转换真值表的内容填入

12、模板，就可以设计出程序。模板代码如下所示： 1实体部分 2说明部分 3状态转换进程P1 4时序控制进程P2 5辅助进程5.4 设计实例：交通信号灯控制器设计 下面我们做一个实用且完整的数字系统设计。交通信号灯控制器的设计包含了组合逻辑、时序逻辑和有限状态机的设计知识，具有较强的代表性。5.4.1 交通信号灯控制器设计要求 用户设计一个由一条主干道和一条支干道的汇合点形成的十字交叉路口的交通灯控制器，具体要求如下： 主、支干道各设有一个绿、黄、红指示灯，两个显示数码管。 主干道处于常允许通行状态，而支干道有车来才允许通行。当主干道允许通行亮绿灯时，支干道亮红灯。而支干道允许通行亮绿灯时，主干道亮红灯。 当主、支道均有车时，两者交替允许通行，主干道每次放行45 s，支干道每次放行25 s，在每次由亮绿灯变成亮红灯的转换过程中，要亮5 s的黄灯作为过渡，并进行减计时显示。 主、支道均有监测是否有车辆等待的传感器，当该方向没有车辆时，可以提前放行另一方向。5.4.2 交通信号灯控制器的设计分析 经过对交通灯控制器的要求进行分析，发现采用有限状态机的设计思路，可以实现其功能。它具有四个状态：主、支干道通行状态S0，主干道通行向支干道通行过渡的状态S1，支干道通行状态S2，支干道通行向主干道通行过渡的状态S3。四个状态循环往复顺序转换。输入信号为