基于FPGA的SDRAM控制器的设计_图文

1、基于的控制器的设计电子质量（第期）基于的控制器的设计任兴晖，陈永超，石浩，刘子敬（山东科技大学电气信息系，山东济南），正，）摘要：在了解的基本原理后，以硬件描述语言在的软件中进行电路设计与仿真验证，实现了高速数据的缓存和传输。（即现场可编程逻辑门阵列）具有速度快、低成本、低功耗、调试简单等优点。该文介绍了一种基于的控制器各模块的详细设计和实现过程，该控制器设计灵活、工作稳定可靠、成本低廉。可以实现的方便控制。关键词：；控制器；中图分类号：文献标识码：文章编号：（）：（），：；：（）引言具有容量大、体积小、速度快等优点，但是有比较严格的时序要求，逻辑控制比较复杂，这就需要有一个专门的控制器。而具

2、有可重构、速率高、接口多等特点，基于的控制器设计能够在很大程度上简化设计方法，缩短开发周期【。以往有很多关于控制器设计的文章，但很少从时序分析的角度考虑读写数据的准确性，本文应用构建控制器，并对与构建的模型进行时序分析，完成功能仿真和时序仿真，最终通过板级调试实现的正常读写。基于的存储器控制模块的设计控制模块的设计如图所示，本模块中时钟频率设计为。当频率较高时，更加需要严格控制时钟时序，数据、地址和控制总线的时序关系也需要进行严格控制，以防止通信故障的产生。通过平台来设计的控制模块，它内部包含了多个子模块，分别实现不同的逻辑功能。首先需要设计一个状作者简介：任兴晖（一），男，硕士研究生研究方向

3、为电力系统自动化。态控制模块，它实现的功能包含上电初始化和固定时间进行刷新，还有写人数据和读取数据等状态的控制伫】。在程序设计时，就需要设计状态机，它包括两个不同的状态：个是用来实现初始化的状态；另个是工作时状态的控制。设模块名为，还需要对的命令控制模块进行设计，设为。它需要在状态模块的不同状态控制下，发出相应的控制信号和地址信号。设定控制信号包括、，地址信号是。数据总线是通过数据读写模块进行控制的，它也需要状态控制模块的限制。的初始化的上电初始化可分解为：首先，的输入稳定期时间需要等待斗，然后预充电处理，再进行多于个的预刷新周期，最后再配置模式寄存器，即实现读与写的配置。该模式寄存器，通过修

4、改地址即可实现操作模式的变化，如图所示。电子质量（第期）基于的控制器的设计啪咖：图控制器视图图的初始化时序如图所示，的初始化包含个状态，当达到最后一个状态时停止，结束初始化的状态。第二个工作状态将被启动，这样便实现了状态机的控制。图初始化的状态机视图工作时不同状态相互转换的状态机如图所示，初始状态设置为状态。用户需要规划好它的控制、数据和地址总线之间的关系。在不同信号产生时，如读与写的请求，自刷新的信号等，它们都对应状态机中的不同状态响应（女日图所示）。图正常工作状态机视图明缓存嚣的设计图所示是的底层控制模块设计的级视图。用户还需要添加其他模块与外部链接完整实现读写数据的功能，配置相关模块才可

5、以实现。在数据传输速率很高的情况下，还应加入缓存器，对输入和读出的数据起到缓存的作用，达到数据传输的一致性，防止传输错误田。本文采用了写入缓存和读缓存。数据的读和写入都是以个字节（也就是为单位，设置如果的存储量超过个字时，发出写入信号，将数据写入中。相反，当读缓存中数据量低于个字时（半空状态），对进行读数据的请求，由此能够确保数据的不间断传输。由图可知，当写数据的时候将数据送人：里，后面有相应的判断逻辑，计算数据量，然后进行写请求，将数据写入里面。固定的时间再将里面的数据送到，然后再通过串口发给机。镇相环和复位处理模块锁相环和复位处理模块，其重要功能是用来控制锁相环和复位信号。锁相环根据外部电

6、路提供的时钟，能够产生不同频率的时钟来满足不同模块对时钟的要求，实现数据的同步采集与传输功能，如图所示。基于的控制器的设计电子质量（第期）：图的控制模块图以及复位处理模块串口发送底层模块和串口波特率选择模块发送模块控制与串口模块的连接，波特率选（择模块设置数据传输速率的大小和传输位数等，如图所示。图串口发送模块在图中，左侧模块串口数据发送波特率控制模，逻辑模块块，右侧是控制实现数据的传输模块及串口数据发送底层模块。波特率设计为，数据位数为，位停止位，不设置校验位。一陀仅整合各功能模块实现整个工程的设计，它的内部分为锁相环控制和复位电路模块，控制模块，读和写数据缓存模块，其内部包含和，减法器数据

7、写入模块和串口发送模块。运行仿真，视图如图所示。电子质量（第期基于的控制器的设计图工程顶层视图对系统流程进行介绍：时钟和复位信号通过模块输入，进行时钟和复位控制。首先，数据输入减法器模块进行数据运算，然后传人模块读取数据。从地址开始数据写入是在写逻辑模块初始化后，随后根据依次写入中。启动读逻辑是在的所有地址写完后，读出内的数据放人缓存中，然后通过串口控制模块把该中的数据通过串口依次传输给机。整个过程实现了的基本存储和读写功能。其中，读写时的时钟频率为，其他逻辑模块的时钟频率为。部分程序如下：（，半，木木木）；系统时钟，；复位信号，低电平有效【：；【：】；与接口；时钟信号；时钟有效信号；片选信号

8、；行地址选通脉冲；列地址选通脉冲；写允许位：；的地址线：；地址总线；高字节屏蔽；低字节屏蔽：；发送数据信号：；数据读出缓存输出数据总线；系统写请求信号；系统读请求信号；系统写响应信号，作为越的输出有效信号；系统读响应信号，作为的输写有效信号：；读写时地址暂存器，（）地址：（）为行地址，（）为列地址：；写时数据暂存器：；数据读出缓存输入数据总线；忙标志，基于的控制器的设计电子质量（第期）高表示处于工作中；完成标志：；人数据总线；数据输入请求，高有效输出控制接口：】；数据输出请求，数据输出高有效数据写缓存输数据写缓存输出数据总线，系统控制相关信号接口；系统复位信号，低有效程序经过编译、综合后可以建立电路模块示意图如图所示，输入和输出端口已在程序中进行定义。、：融：呔一：！。峨：州嚏们由伽盯蜘，气由埘蜘瞄什髓什，：一、：峨：柚翻岫乙疗一蜘一】翻，一一舳删”一挂。一一憎，璺巴磁坟一一鲫】实现与报告分析译报告。图所示为编译流程总数报告，在该报告中可对模块设计全编译通过后，生成输出全编以看到设计的实体名、型号、芯片中使用了多少资源等。一重蒙一一黧量辫埘邮舢洲：岫制自时帅塑呈磬撇蹒镐铷岫【瞄，（）圈【吲口蛳