计算机体系结构试题库—填空题

1、计算机体系结构试题库一填空 题计算机体系结构试题库填空题 （100题）1. 当代计算机体系结构的概念包括（指令集结 构）、（计算机组成）和（计算机实现）三个 方面的内容。2. 计算机部件的平均出售价是（部件开销）、 （直接开销）和（毛利）三者之和。3. 在一个字中，两种表示字节顺序的习惯是（高端 Big Endian ）和（低端 Little En dia n ）。4. 通常根据CPU内部状态，可以将指令集结构 分为（堆栈型）、（累加器型）和（通用寄存 器型）三种类型。5. 在指令流水线中，解决控制相关的方法主要 有：（冻结或排空流水线）、（预测发牛）、（预测不发牛）和（调度分支延迟）。6.

2、在存储器层次结构中，提高主存性能的方法 主要有：（加宽存储器）、（简单的交叉存 储器）、 （独立的存储块）、 （避免存储器块冲突）和（DRAM特性交叉）。7. I/O性能评价的指标主要包括：设备类型、 设备数量、（响应时间）和（吞吐量）。8. 提高向量处理机性能的主要方法有：链接、 （重叠执行）和（多个向量载入储存（L/S）部件）。9. 一般并行性包含（并行）和（并发）两个方 面。10 开发并行性的主要途径有：（时间重叠）、 （资源重复）和（资源共享）。11. 指令内部的并行属于（细！粒度并行。12. 流水线的数据相关有（RAW ）、（ WAW ） （WAR ）三种类型。13. 通用寄存器型指

3、令集结构按其指令中的操 作数个数和操作数的存储单元可以分为（R-R ）、（ R-M ）、（ M-M ）三种类 型。14. 根据CPU性能公式，程序的执行时间等于（_I）、（ CPI ）及（J ）三者的乘15. 对向量的处理有（水平处理）方式、（垂 直处理）方式和（分组处理）方式。16. DLX流水线可以分为（JL）、（ _ID_）、 （_E）、（ MEM ）、（ JWB）五个操作功能段。17. 在存储器层次结构中，Cache离CPU（最 近），而外存离CPU最远。18. 一般来说，按照 CPU内部操作数的存储方式，可以将机器（指令集结构）分为：（ 堆 栈型）、（累加器型）和（通用寄存器型）三种

4、类型。19. 单机和多机并行性发展的技术途径有：（资 源共享）、（ 资源重复）和（时间重叠）。20. 存储器层次结构设计技术的基本依据是程序（访问的局部性原理）。21. 在计算机体系结构设计中，软硬件功能分配取决于（性能价格比）。22. 从主存的角度来看，“ Cache-主存”层次的目的是为了（提高速度），而“主存一辅存”层次的目的是为了（ 扩 大容量）。23. 描述向量数据的参数有：（向量起始地址）、（向量长度）、（向量间距）。24 .程序循环是用（转移指令）来实现，而微程序循环是用（微指令地址转移测试方法）来实现的。25. 计算机组成指的是计算机系统结构的逻 实现，计算机实现指的是计算机组

5、成的物 实现26. 存储程序计算机以运算器为中心、所有部 件的操作都由控制器集中控制。27. 指令集结构的正交特性是指令集的三个主 要元素操作、数据类型和寻址方式两两在指 令集结构中独立无关。28. 诵道可分为三类：字节多路通道，选择通道，数组多路诵道29. Cache的调度算法通常有预取法和按需取 进法两种。30. Cache失效可以分为强制性失效、容量 失效和冲突失效三种。31. 地址映象方法有多种，其中的直接相联硬 件开销最小，全相联的冲突概率最小。32. 根据存储映象算法的不同，虚拟存储器主 要有段式）、页式和段页式三种映象方式。33. 流水技术按处理的级别可分为部件级、处 理机级和系

6、统级。34. 通常，在进行指令集格式设计时，有（固定 长度编码）、（可变长编码）和（混合编码）三种设计方法。35. 综合考虑不同的存储器实现技术，我们会发 现：速度越快，每位价格就（越高）；容量越 大，每位价格就（越低）；容量越大，速度（越 慢）。36. “ Cache -主存”与“主存-辅存”层次 的区别项目Cache主存层主存一辅存层次次目的为了弥补主存（为了弥补主速度的不足存容量不足）存储管理实现（主要由硬件主要由软件实实现）现CPU对第二级可直接访问（通过主存访的访冋方式问）失效时CPU是（不切换）（不切换）否切换37. 磁盘的每一磁道分成若干扇区，它是磁盘进 行存储分配的物理基本单元

7、，它们之间留有（不用的间隙）。38. 系列机的软件兼容主要包括（向前兼容）、 （向后兼容）、（向下兼容）、（向上兼容）四种类型的兼容。39. Amdahl定律表明系统的加速比依赖于（被 加谏部分在系统中所占的比例） 和（对被加速 部分的性能提高程度）两个因素。40. 通用寄存器型指令集结构按其指令中的操 作数个数和操作数的存储单元可以分为（R-R）、（ R-M、（ M-M 三种类型。41. 在大多数指令集结构的功能设计中必须考 虑支持的三种类型的指令是（数据传输指令）、（算术和逻辑运算指令）和（控制指令）。42. 在指令系统设计中，表示寻址方式有（将寻 址方式编码与操作码中）和（用地址描述符表

8、 示寻址方式）两种方法。43. 通常，在进行指令集格式设计时，有（定长）、 （变长）和（混合）三种设计方法。44. 在DLX指令集结构中，有（32）个（32）位 的通用寄存器，（32）个（32）位的单精度浮 点寄存器，用（单精度浮点寄存器奇偶对） 来 表示双精度浮点寄存器，寻址方式为（寄存器 寻址）、（立即值寻址）、（偏移寻址）和（寄 存器间接寻址）。45. 在大多数指令集结构的功能设计中必须考 虑支持的三种类型的指令是（算术和逻辑运 算）、（数据传输）和（控制）。46. 在指令系统设计中，操作数类型的表示主要 有（由操作码编码） 和（附上由硬件解释的标记）两种方法。47. 减少流水线处理分支

9、指令时的暂停时钟周 期数有两种途径，一种是（尽早判断出分支转 移是否成功），另一种是（尽早计算出分支转 移的目标地址）。48. 在“ Cache-主存”层次中，主存的更新算法 有两种：（写回法）和（写直达法）。49. 在“Cache-主存"层次中，cache写失效时 采用的两种调块策略有：（按写分配）和（绕 写法）。50. 设计I/O系统的三个标准是（性能）、（价 格）和（容量）。51. 互联网络根据工作行为可分为两类，一种是 （动态网络），一种是（静态网络）。52. DLX流水线可以分为（取指 ）、（ 译码 ）、（ 执行 ）、（访）、（写回）五个操作功能段。53. 基本DLX流水线

10、中，假设分支指令需要 4 个时钟周期，其它指令需要5个时钟周期，分 支指令占总指令数的12%问CPI=_4.88_,若 把ALU指令的写回提前到MEM段, ALU指令占 总指令数的44%贝V CPI= 4.44。54. 基本DLX流水线中，IF段操作可表示为:IF/ID.IR MemPC; IF/ID.NPC,PC J (if EX/MEM.c ond EX/MEM.NPC else PC+4);55. 基本DLX流水线中，ID段准备操作数的动 作可表示为：ID/EX.A J RegsIF/ID.IR 6.10 ID/EX.B J RegsIF/ID.IR 1115 ：ID/EXmmJ (IR

11、 16)16#|R16 31 :56. 基本DLX流水线中，ALU指令在EX段的处 理动作可表示为：EX/MEM.ALUOutput J ID/EX.A op ID/EX.B 或 EX/MEM.ALUOutpi J ID/EX.A op ID/EX.Imm:57. 基本DLX流水线中，ALU指令在EX段处理分支逻辑的动作可表示为：EX/MEM.cond J0:58. 基本DLX流水线中，load/store 指令在E；段的处理动作可表示为：EX/MEM.ALUOutputJ ID/EX.A + ID/EX.Imm：59. 基本DLX流水线中，分支指令在EX段的处 理动作可表示为：EX/MEM.

12、ALUOutput ID/EX.NPC +ID/EX.Imm; EX/MEM.cond (ID/EX.A op 0);60. 基本DLX流水线中，ALU指令在MEM段的处 理动作可表示为：MEM/WB ALUOutput EX/MEM.ALUOutpu t;61. 基本DLX流水线中，Load指令在MEM段的 处理动作可表示为：MEM/WB.LMD MemEX/MEM.ALUOutput;62. 基本DLX流水线中，store指令在MEM段的 处理动作可表示为：或 MemEX/MEM.ALUOutput片 EX/MEM.B;63. 基本DLX流水线中，ALU指令在WB段的处 理动作可表示为：R

13、egsMEM/WB.IR.20 MEM/WB.ALUOutpu或 RegsMEM/WBR.15 MEM/WB.ALUOutput;64. 基本DLX流水线中，load指令在WB段的处 理动作可表示为：RegsMEM/WB.IR.15 MEM/WB.LMD;65. 假设流水线各段的时间相等，均为 t，则 最大吞吐率=1/ t66. 假设流水线各段时间不等，第i段时间ti ，则最大吞吐率 =1/max ti。67. 假设m段流水线各段的时间相等，均为 t，则执行n个任务的实际吞吐率=n/(m t+(n-1) t)。68. 假设m段流水线第i段时间ti ,则执行n个任务的实际吞吐率 =n/(ti+(

14、n-1)tj),_ tj=max ti。69. 消除瓶颈的两种方法为细分瓶颈段和重 设置瓶颈段。70. m段流水线每段时间均为 t，则执行n个 任务的实际加速比=m/(1+(m-1)/n)71. m段流水线每段时间均为 t，则最大加速 比=m。72. m段流水线每段时间均为 t，则最大效率 趋近于73. m段流水线每段时间均为 t，则执行n个 任务的效率=1/(1+(m-1)/n)。74. 当流水线中数据和指令存在同一存储器中 时，访存指令会引起存储器访问冲突，这种冲 突是因为结构相关引起的。75. 延迟分支的三种调度方法是从前调度：从目 标处调度：从失败处调度。76. 多级存储层次是利用程序

15、局部性原理来设 计的。77. 评价cache系统速度快慢的指标是平均访 问时间。78. CPU时间能够评价cache系统对整个CPU性 能的影响。79. 响应时间是指从事件开始到结束之间的时 间。80. 吞吐率指在单位时间内所能完成的工作量 （任务）。81. 用户以响应时间为标准评价计算机性能。82. 多道程序系统以吞吐率为标准评价计算机 性能。83. 流水线各个功能段所需时间应尽量相等。84. Cache并行查找的两种实现方法是：利用相 联存储器和利用单体多字存储器+比较器。85. 假设某程序中Load指令占26%, Store指 令占9%,则写操作在所有访存操作中所占的 比例为7%,写操作

16、在访问数据Cache操作中 所占的比例为25%。86. 评价存储系统性能时，CPU时间=IC x CPIexe +每条指令的平均存储器停顿周期数 x时钟周期时间87. 改进Cache的性能的三种途径是降低失效 率、减少失效开销、减少 Cache命中时间。88. 减小强制性失效的方法有：增加块大小，预 取。89. 减小容量失效方法是增加容量。90. 减小冲突失效的方法是提高相联度。91. 容量为128KB的8路组相联Cache命中时间 为1.14ns,失效率为0.6%,失效开销为50ns, 则其平均访存时间为1.44。92. 伪相联cache相对于组相联cache的缺点 是：具有多种命中时间。93. 两级cache的应使第一级Cache容量小，速度快，使第二级Cache容量大。94. 主存的主要