DSP芯片结构和CPU外围电路

1、第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路讲课内容：讲课内容：1）TMS320C55x处理器的特点处理器的特点2）TMS320C55x处理器的处理器的CPU结构结构3）TMS320C55x处理器的处理器的CPU外围电路外围电路2.1 DSP芯片结构芯片结构第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路2.1 DSP2.1 DSP芯片结构芯片结构2.1.1 TMS320C55x2.1.1 TMS320C55x处理器的特点处理器的特点采用改进的哈佛结构。采用改进的哈

2、佛结构。1 1条读程序数据总线条读程序数据总线(PB)(PB)，5 5条数据总线条数据总线(BB,CB,DB,EB,FB)(BB,CB,DB,EB,FB)，和他们对应的，和他们对应的6 6条地址总线条地址总线(PAB,BAB,CAB,(PAB,BAB,CAB, DAB,EAB,FAB) DAB,EAB,FAB)4040位和位和1616位的算术逻辑单元位的算术逻辑单元(ALU)(ALU)各各1 1个个, 1, 1个个4040位的移位器位的移位器4 4个个4040位的累加器位的累加器(AC0,AC1,AC2,AC3)(AC0,AC1,AC2,AC3)和和(T0,T1,T2,T3)(T0,T1,T2

3、,T3)17171717比特的硬件乘法器和一个比特的硬件乘法器和一个4040比特专用加法器的组合比特专用加法器的组合(MAC)(MAC)比较、选择和存储单元比较、选择和存储单元数据地址产生单元数据地址产生单元(DAGEN)(DAGEN)和程序地址产生单元和程序地址产生单元(PAGEN)(PAGEN)数据空间和和程序空间为同一物理空间，采用统一编址数据空间和和程序空间为同一物理空间，采用统一编址第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路2.1.2 TMS320C55x CPUTMS320C55x CPU CPU CPU有有4 4个功能单元：指令缓冲单元个功能单元：

4、指令缓冲单元(I (I单元单元) )，程序流程单元，程序流程单元(P(P单元单元) ) ，地址数，地址数据流程单元据流程单元(A(A单元单元) )和数据计算单元和数据计算单元(D(D单元单元) )CPUCPU结构示意图结构示意图第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路 A A单元单元1616位位ALUALU的功能的功能 能接收能接收I I单元数据，又能够和存储器、单元数据，又能够和存储器、I/OI/O空间、空间、A A单元寄存器、单元寄存器、D D单元寄存器和单元寄存器和P P单元寄存器进行数据交换，完成算术、逻辑、单元寄存器进行数据交换，完成算术、逻辑、位操

5、作、移位、测试、旋转等操作。位操作、移位、测试、旋转等操作。A A单元包括的寄存器有下单元包括的寄存器有下列列4 4种类型：种类型： 1) 1)数据页寄存器数据页寄存器(Data Page Register)(Data Page Register)：DPHDPH、DPDP、（接口数据、（接口数据页）页）PDPPDP 2) 2)指针寄存器指针寄存器(Pointers)(Pointers)：CDPHCDPH、CDPCDP系数数据、系数数据、SPHSPH、SPSP、SSPSSP栈、栈、XAR0XAR7XAR0XAR7辅助辅助 3) 3)循环缓冲寄存器循环缓冲寄存器(Circular Buffer R

6、egisters)(Circular Buffer Registers)：BK03BK03、 BK47BK47、BKCBKC大小，大小，BSA01BSA01、 BSA23BSA23、BSA45BSA45、BSA67BSA67、 BSACBSAC起起始地址始地址 4) 4)临时寄存器临时寄存器(Temporary Registers)(Temporary Registers)：T0T3T0T3第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路4 4、数据计算单元、数据计算单元(D Unit)(D Unit)D D单元包括了单元包括了CPUCPU的主要计算部的主要计算部件，

7、能够完成高效的计算功能。件，能够完成高效的计算功能。组成：移位器、组成：移位器、4040比特算术逻比特算术逻辑辑ALUALU电路、两个乘累加器电路、两个乘累加器(MAC)(MAC)和若干寄存器组构成。和若干寄存器组构成。移位器移位器D D单元移位器能够接收来自单元移位器能够接收来自I I单单元的立即数，与存储器、元的立即数，与存储器、I/OI/O空间、空间、A A单元寄存器、单元寄存器、D D单元寄单元寄存器和存器和P P单元寄存器进行双向单元寄存器进行双向通信。此外，还向通信。此外，还向D D单元的单元的ALUALU和和A A单元的单元的ALUALU提供移位后的数提供移位后的数据。据。数据计

8、算单元结构图数据计算单元结构图第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路2.1.3 CPU2.1.3 CPU外围电路：外围电路：除除CPUCPU以外的一些功能单元和外部接口。以外的一些功能单元和外部接口。 时钟发生器时钟发生器(Clock)(Clock) 定时器定时器(Timer)(Timer) 多通道缓冲串口多通道缓冲串口(McBSP)(McBSP) 主机接口主机接口(EHPI)(EHPI) 外部存储器接口外部存储器接口(EMIF)(EMIF) 通用输入通用输入/ /输出口输出口(GPIO)(GPIO) 片内存储区片内存储区(Momery)(Momery) D

9、MA DMA控制器控制器 高速指令缓冲存储器高速指令缓冲存储器 (Instruction cache) (Instruction cache)第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路2.22.2时钟发生器时钟发生器1 1、工作模式、工作模式(1) (1) 功能功能 将输入时钟将输入时钟CLKINCLKIN变为变为CPUCPU及外围电路所需要的工作时钟。及外围电路所需要的工作时钟。 通过时钟输出脚通过时钟输出脚CLKOUTCLKOUT输出，供其它器件使用。输出，供其它器件使用。(2) (2) 组成组成 时钟发生器由一个数字锁相环时钟发生器由一个数字锁相环(DPL

10、L(DPLL) )和一个模式控制寄存器和一个模式控制寄存器( (CLKMDCLKMD) )组成。组成。DPLLCLKMD寄存器CLKIN pinCLKOUT pinCLKMD pin第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路(3) (3) 两种工作模式两种工作模式( (模式控制寄存器标志位的定义模式控制寄存器标志位的定义) )若若PLL_ENABLEPLL_ENABLE0 0，DPLLDPLL工作于旁路工作于旁路( (BYPASSBYPASS) )模式。模式。若若PLL_ENABLEPLL_ENABLE1 1，DPLLDPLL工作于锁定工作于锁定( (LOCKL

11、OCK) )模式。模式。旁路模式中：旁路模式中：DPLLDPLL只对输入时钟只对输入时钟CLKINCLKIN作简单的分频，分频次数作简单的分频，分频次数由由BYPASS_DIVBYPASS_DIV字段确定。字段确定。若若BYPASS_DIVBYPASS_DIV0000，为一分频，即，为一分频，即CLKOUTCLKOUT等于等于CLKINCLKIN。若若BYPASS_DIVBYPASS_DIV0101，为二分频，即，为二分频，即CLKOUTCLKOUT等于等于CLKINCLKIN的一半。的一半。若若BYPASS_DIVBYPASS_DIV1x1x，为四分频，即，为四分频，即CLKOUTCLKOU

12、T等于等于CLKINCLKIN的四分之一。的四分之一。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路锁定模式中锁定模式中 DPLL DPLL锁相环对输入时钟锁相环对输入时钟CKLINCKLIN进行跟踪锁定，可得到如下输出的时钟频率：进行跟踪锁定，可得到如下输出的时钟频率：PLL_MULTPLL_MULT：锁定模式下的倍频次数，取值：锁定模式下的倍频次数，取值0 0到到3131PLL_DIVPLL_DIV： 锁定模式下的分频次数，取值锁定模式下的分频次数，取值0 0到到3 3。CLKOUT=PLL_MULTPLL_DIV+1CLKIN1PLL_MULT311PLL_M

13、ULT31时时CLKOUT=1PLL_DIV+1CLKINPLL_MULTPLL_MULT0 0或或1 1时时5比特2比特第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路4 4、使用方法、使用方法(1) (1) DSPDSP复位对时钟发生器的影响复位对时钟发生器的影响 在在DSPDSP复位期间和复位后，复位期间和复位后，DPLLDPLL工作于旁路模式，此时的分频工作于旁路模式，此时的分频次数次数( (BYPASS_DIVBYPASS_DIV) )由由CLKMDCLKMD管管脚上的电平确定，从而确定了它的输脚上的电平确定，从而确定了它的输出时钟频率。出时钟频率。 若若C

14、LKMDCLKMD管脚为低电平，则管脚为低电平，则BYPASS_DIVBYPASS_DIV0000，CLKOUTCLKOUT等于等于CLKINCLKIN。 若若CLKMDCLKMD管脚为高电平，则管脚为高电平，则BYPASS_DIVBYPASS_DIV0101，CLKOUTCLKOUT等于等于CLKINCLKIN的一半的一半。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路(2)(2)失锁对时钟发生器的影响失锁对时钟发生器的影响 锁相环是通过对输入基准时钟进行跟踪锁定来稳定其输出时锁相环是通过对输入基准时钟进行跟踪锁定来稳定其输出时钟的，在锁定之后，由于某些因素使其输

15、出时钟发生偏移，即失钟的，在锁定之后，由于某些因素使其输出时钟发生偏移，即失锁。发生失锁时，锁。发生失锁时，DPLLDPLL的动作由的动作由IOBIOB字段控制：字段控制： 若若IOBIOB1 1( (缺省模式缺省模式) )，时钟电路会自动切换到旁路模式，并重新开始跟踪，时钟电路会自动切换到旁路模式，并重新开始跟踪锁定过程，在锁定后又自动切换回锁定模式。锁定过程，在锁定后又自动切换回锁定模式。 若若IOB=0IOB=0，DPLLDPLL会继续输出时钟，而不管锁相环是否失锁会继续输出时钟，而不管锁相环是否失锁第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路(3) (3)

16、 省电状态对时钟发生器的影响省电状态对时钟发生器的影响 当时钟发生器退出省电当时钟发生器退出省电(IDLE)(IDLE)状态时，不管进入省电状态之状态时，不管进入省电状态之前工作于什么模式，前工作于什么模式，DPLLDPLL都会切换到旁路模式，并由都会切换到旁路模式，并由IAIIAI字段确字段确定进一步操作：定进一步操作： 若若IAIIAI1 1，DPLLDPLL将重新开始整个跟踪锁定过程。将重新开始整个跟踪锁定过程。 若若IAI=0IAI=0（缺省模式），（缺省模式），DPLLDPLL将使用与进入省电模式之前相同的将使用与进入省电模式之前相同的设置进行跟踪锁定设置进行跟踪锁定第二章第二章 D

17、SPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路5 5、DPLLDPLL模式控制寄存器模式控制寄存器CLKMDCLKMD(1) BREAKLN(1) BREAKLN为失锁指示为失锁指示( (只读只读) ) 0 0：表示由于某种原因引起：表示由于某种原因引起PLLPLL失锁；失锁； 1 1：表示处于锁定状态，或发生对：表示处于锁定状态，或发生对CLKMDCLKMD寄存器的写操作。寄存器的写操作。(2) LOCK(2) LOCK为锁定模式指示为锁定模式指示( (只读只读) ) 0 0：表示：表示DPLLDPLL处于旁路模式处于旁路模式 1 1：表示：表示DPLLDPLL处于锁定模式处于锁

18、定模式第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路2.32.3通用定时器通用定时器一、组成和框图一、组成和框图 C5509 DSPC5509 DSP片内有两个定时器：片内有两个定时器：Timer0Timer0，Timer1Timer1； 具有定时或计数功能。计数器在每个时钟周期减具有定时或计数功能。计数器在每个时钟周期减1 1，当减到，当减到0 0就就产生一个输出信号。该输出信号可用于中断产生一个输出信号。该输出信号可用于中断CPUCPU或触发或触发DMADMA传输传输( (称为定时器事件称为定时器事件) )。 定时器由时钟、控制寄存器、计数器和定时器事件等部分构

19、成定时器由时钟、控制寄存器、计数器和定时器事件等部分构成。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路4比特预定标器TIN/TOUTTIN/TOUT16比特主计数器CPUCPU中断中断DMADMA同步事件同步事件CPUCPU时钟时钟1 1、时钟部分、时钟部分 可采用内部可采用内部CPUCPU时钟；时钟； 也可采用来自也可采用来自TIN/TOUTTIN/TOUT管脚的外部输入时钟。管脚的外部输入时钟。2 2、两个定时器、两个定时器 一个用于定时器工作一个用于定时器工作( (递递减方式减方式) ) 一个用于一个用于CPUCPU读写读写( (设置设置定时长度定时长度)

20、)3 3、定时器事件、定时器事件产生三个输出信号：产生三个输出信号：CPUCPU中断、中断、DMADMA同步事件、同步事件、TIN/TOUTTIN/TOUT管脚输出信号。管脚输出信号。第六章 DSP芯片内的CPU外围电路二、时钟部分二、时钟部分 定时器的工作时钟可来自定时器的工作时钟可来自DSPDSP内部的内部的CPUCPU时钟，也可来自时钟，也可来自TIN/TOUTTIN/TOUT管脚管脚输入的外部时钟。具体时钟源的选择和输入的外部时钟。具体时钟源的选择和TIN/OUTTIN/OUT管脚的功能由控制寄存器管脚的功能由控制寄存器TCRTCR中的中的FUNCFUNC字段确定。字段确定。 FUNC

21、 FUNC0000时，时，TIN/TOUTTIN/TOUT为高阻态，时钟源为为高阻态，时钟源为CPUCPU时钟。该模式为复位后时钟。该模式为复位后的的缺省缺省模式。模式。 FUNC=01FUNC=01时，时，TIN/TOUTTIN/TOUT为定时器输出，时钟源为为定时器输出，时钟源为CPUCPU时钟，可以输出时时钟，可以输出时钟信号或脉冲信号。钟信号或脉冲信号。 FUNC=10 FUNC=10时，时，TIN/TOUTTIN/TOUT为通用输出，时钟源为为通用输出，时钟源为CPUCPU时钟。此时，时钟。此时，TIN/OUTTIN/OUT作为通用输出，其电平由控制寄存器作为通用输出，其电平由控制寄

22、存器TCRTCR中的中的DATOUTDATOUT字段确定。字段确定。 FUNC=11 FUNC=11时，时，TIN/TOUTTIN/TOUT为时钟源输入，定时计数器将在其上升沿递减。为时钟源输入，定时计数器将在其上升沿递减。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路三、计数器部分三、计数器部分 C5509C5509定时器的计数器分为两类：定时器的计数器分为两类： 一类用于定时器工作，一类用于定时器工作， 一类用于一类用于CPUCPU设置定时长度。设置定时长度。 定时长度为定时长度为2020比特：比特：4 4比特的预定标器和比特的预定标器和1616比特的主计数器。

23、其中，比特的主计数器。其中，4 4比比特的预定标值由预定标寄存器特的预定标值由预定标寄存器PRSCPRSC定义：定义：1616比特主定时器的值由定时周期寄比特主定时器的值由定时周期寄存器存器PRDPRD定义。定义。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路定时器的工作方式定时器的工作方式 设定时器的工作时钟周期为设定时器的工作时钟周期为T Tclockclock, ,则定时长度则定时长度T T可用下式计算：可用下式计算： 定时器的设置步骤定时器的设置步骤 CPUCPU将定时长度的预定标值和周期值分别写入将定时长度的预定标值和周期值分别写入TDDRTDDR和和PR

24、DPRD 将控制寄存器将控制寄存器TCRTCR中的中的TLBTLB设为设为1 1，使定时器把，使定时器把PRDPRD值和值和 TDDRTDDR值分别拷贝值分别拷贝到它的工作寄存器到它的工作寄存器TIMTIM和和PSCPSC中。中。 把控制寄存器把控制寄存器TCRTCR中的中的TSSTSS字段设为字段设为0 0启动定时器。启动定时器。T TT Tclockclock(PRD+1)(PRD+1)(TDDR+1)(TDDR+1)第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路四、定时器控制寄存器四、定时器控制寄存器TCRTCR IDLE_ENIDLE_EN：省电控制使能位，

25、：省电控制使能位，0 0：禁止省电模式，：禁止省电模式，1 1：允许省电模式：允许省电模式 INT/EXT INT/EXT：时钟源从内部切换到外部的指示标志，当时钟源从内部切换到：时钟源从内部切换到外部的指示标志，当时钟源从内部切换到外部要检测此位来决定是否准备好使用外部时钟。外部要检测此位来决定是否准备好使用外部时钟。 0 0：定时器没准备好使用外部时钟，：定时器没准备好使用外部时钟， 1 1：定时器准备好使用外部时钟。：定时器准备好使用外部时钟。 ERR_TIM ERR_TIM：定时器错误标志，：定时器错误标志，0 0：正常，：正常，1 1：错误：错误第二章第二章 DSPDSP芯片结构和芯

26、片结构和CPUCPU外围电路外围电路 FUNC FUNC：定时器工作模式选择；：定时器工作模式选择； TLB TLB：定时长度拷贝控制，：定时长度拷贝控制，0 0：停止拷贝，：停止拷贝，1 1：拷贝：拷贝 SOFT SOFT和和FREEFREE：在仿真时遇到高级语言调试器断点时的处理方式：在仿真时遇到高级语言调试器断点时的处理方式 00 00：定时器立刻停止：定时器立刻停止 01 01和和11 11：定时器继续运行：定时器继续运行 10 10：在主计数器：在主计数器TIMTIM减为减为0 0时停止。时停止。 PWID PWID：TIN/TOUTTIN/TOUT管脚输出脉冲的宽度。管脚输出脉冲的

27、宽度。 当当PWIDPWID0000时，时，TIN/TOUTTIN/TOUT输出脉宽为输出脉宽为1 1个个CLKOUTCLKOUT周期周期 当当PWIDPWID0101时，时，TIN/TOUTTIN/TOUT输出脉宽为输出脉宽为2 2个个CLKOUTCLKOUT周期周期 当当PWIDPWID1010时，时，TIN/TOUTTIN/TOUT输出脉宽为输出脉宽为4 4个个CLKOUTCLKOUT周期周期 当当PWIDPWID11 11时，时，TIN/TOUTTIN/TOUT输出脉宽为输出脉宽为8 8个个CLKOUTCLKOUT周期周期第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电

28、路外围电路 ARB ARB：自动重装控制。：自动重装控制。 0 0：不自动重装，：不自动重装， 1 1：自动重装，：自动重装， 即每次即每次TIMTIM减为减为0 0时，定时器又会把时，定时器又会把PRDPRD值和值和TDDRTDDR值分别拷到值分别拷到TIMTIM和和PSCPSC，继续定时。继续定时。 TSS TSS：定时器停止控制，：定时器停止控制，0 0：启动，：启动，1 1：停止：停止 C/P C/P：TIN/TOUTTIN/TOUT引脚输出脉冲引脚输出脉冲/ /时钟选择，时钟选择，0 0：输出脉冲，：输出脉冲，1 1：输出时钟。：输出时钟。 POLAR POLAR：TIN/TOUTT

29、IN/TOUT引脚输出信号的极性，引脚输出信号的极性，0 0：正极性，：正极性，1 1：负极性：负极性 DATOUT DATOUT：TIN/TOUTTIN/TOUT引脚作通用输出时的电平，引脚作通用输出时的电平，0 0：低电平，：低电平，1 1：高电平：高电平第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路2.4 外部存储器接口EMIF TMS320C5509 DSPTMS320C5509 DSP的外部存的外部存储器接口储器接口EMIFEMIF有：有： 1616位的数据总线位的数据总线D15:0 D15:0 ； 4 4个片选输出个片选输出CE3:0CE3:0和其它多和

30、其它多种控制信号。种控制信号。 能支持多种不同类型的外能支持多种不同类型的外部存储器件。部存储器件。片选空间片选空间EMIFEMIF接口的接口的4 4个个片选空间对应的片选空间对应的地址如图所示。地址如图所示。ST3_55ST3_55中的中的MPNMCMPNMC字段控制字段控制片内片内ROMROM的使用的使用 1 1：CE3CE3空间长度空间长度为为4MB4MB 0 0：后：后32KB32KB空间空间被片上被片上ROMROM占用。占用。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路一、与外部存储器接口方法一、与外部存储器接口方法 C5510 DSP C5510 DS

31、P的外部存储器接口的外部存储器接口EMIFEMIF可以提供高度灵活的接口方可以提供高度灵活的接口方式，每个片选都可以连接不同类型的存储器件，单独设置读写时式，每个片选都可以连接不同类型的存储器件，单独设置读写时序参数等。序参数等。 支持的接口有：支持的接口有： 包括异步包括异步 SRAMSRAM、ROMROM、FLASH(FLASH(闪速存储器闪速存储器) ) 、EPROMEPROM等，等，EMIFEMIF能能够提供可配置的定时参数，提供高度灵活的存储器时序。每个接口都够提供可配置的定时参数，提供高度灵活的存储器时序。每个接口都可以支持可以支持 程序代码访问程序代码访问 32bit 32bit

32、数据访问、数据访问、16bit16bit数据访问、数据访问、8bit8bit数据访问。数据访问。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路1 1、片选控制寄存器、片选控制寄存器CEx_1 (x=03)CEx_1 (x=03)根据片选控制寄存器中的根据片选控制寄存器中的MTYPEMTYPE段来设置访问类型。段来设置访问类型。 MTYPE MTYPE 000000：异步，：异步，8 8比特宽比特宽 MTYPE MTYPE 001001：异步，：异步，1616比特宽比特宽 MTYPE MTYPE 010010：保留：保留 MTYPE MTYPE 011011：1616

33、比特宽的比特宽的SDRAMSDRAM第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路2 2、异步存储器接口方案、异步存储器接口方案：低电平有效的片选信号，用于指定要访问的外部空间。低电平有效的片选信号，用于指定要访问的外部空间。CEnCEn ARDYARDY：异步访问就绪指示，使：异步访问就绪指示，使EMIFEMIF可以延缓异步访问速度。可以延缓异步访问速度。A13:0A13:0：1414位地址数据总线。位地址数据总线。：低电平有效的异步输出使能信号，连接异步存储器的输出使能引脚。：低电平有效的异步输出使能信号，连接异步存储器的输出使能引脚。AOEAOE：低电平有效的

34、异步读使能信号。：低电平有效的异步读使能信号。AREARE：低电平有效的异步写使能信号。：低电平有效的异步写使能信号。AWEAWE：低电平有效的字节选择信号，用于指定要访问的字节位置。：低电平有效的字节选择信号，用于指定要访问的字节位置。 BE3:0 BE3:0D15:0D15:0： 1616位数据总线位数据总线第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路EMIFEMIF的异步读操作时序的异步读操作时序地址有效读选通有效外部器件没准备好第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路EMIFEMIF的异步写操作时序的异步写操作时序第二章第

35、二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路与与EMIFEMIF的异步接口有关的寄存器的异步接口有关的寄存器 全局控制寄存器全局控制寄存器EGCREGCR 全局复位寄存器全局复位寄存器EMI_RSTEMI_RST 总线错误状态寄存器总线错误状态寄存器EMI_BEEMI_BE 片选片选0 0空间控制寄存器空间控制寄存器1/2/3 CE0_1/CE0_2/CE0_31/2/3 CE0_1/CE0_2/CE0_3 片选片选1 1空间控制寄存器空间控制寄存器1/2/3 CE1_1/CE1_2/CE1_31/2/3 CE1_1/CE1_2/CE1_3 片选片选2 2空间控制寄存器空

36、间控制寄存器1/2/3 CE2_1/CE2_2/CE2_31/2/3 CE2_1/CE2_2/CE2_3 片选片选3 3空间控制寄存器空间控制寄存器1/2/3 CE3_1/CE3_2/CE3_31/2/3 CE3_1/CE3_2/CE3_3第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路全局控制寄存器全局控制寄存器EGCREGCR（控制控制4 4个片选空间的公共参数个片选空间的公共参数） MEMFREQMEMFREQ：同步存储器的时钟频率，同步存储器的时钟频率，0000：CLKEMCLKEM是是DSP CPUDSP CPU时钟时钟 01 01：DSP DSP 时钟的时

37、钟的2 2分频。分频。 WPE WPE：后写使能，后写使能，0 0：禁止，：禁止，1 1：使能：使能 MEMCEN MEMCEN：同步存储器时钟输出使能同步存储器时钟输出使能, ,决定决定CLKMEMCLKMEM是否使用是否使用 ARDY ARDY：ARDYARDY管脚上的输入电平，管脚上的输入电平，0 0：外部器件没有准备好，：外部器件没有准备好，1 1：表示准备好。：表示准备好。 HOLD_ HOLD_：HOLD_HOLD_管脚上的输入电平管脚上的输入电平。 HOLDA_HOLDA_：HOLDA_HOLDA_管脚上的输出电平。表示管脚上的输出电平。表示DSPDSP对外部总线征用的响应。对外

38、部总线征用的响应。 NOHOLD NOHOLD：外部总线征用使能。外部总线征用使能。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路总线错误状态寄存器总线错误状态寄存器EMI_BEEMI_BE（标志总线错误的类型和位置）（标志总线错误的类型和位置）如果访问出错，置位寄存器中相应的标志位，表示出错的原因如果访问出错，置位寄存器中相应的标志位，表示出错的原因 TIME TIME：超时错误：超时错误 CE3/CE2/CE1/CE0 CE3/CE2/CE1/CE0：表示访问：表示访问CE3/CE2/CE1/CE0CE3/CE2/CE1/CE0出错。出错。 DMA DMA：DM

39、ADMA出错出错 FBUS/EBUS/DBUS/CBUS FBUS/EBUS/DBUS/CBUS：表示：表示CPUCPU读或写这些总线出错。读或写这些总线出错。 PBUS PBUS ：程序总线出错。：程序总线出错。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路EMIF EMIF 全局复位寄存器全局复位寄存器EMI_RSTEMI_RST任何对任何对EMI_RSTEMI_RST寄存器的写操作都会复位寄存器的写操作都会复位EMIFEMIF状态机，但是不状态机，但是不改变当前的配置，此改变当前的配置，此寄存器不可读寄存器不可读。第二章第二章 DSPDSP芯片结构和芯片结构和

40、CPUCPU外围电路外围电路片选控制寄存器片选控制寄存器CEx_1 (x=03)CEx_1 (x=03) MTYPEMTYPE：存储器的类型存储器的类型 READ SETUPREAD SETUP：读建立时间，：读建立时间，1 11515个个DSPDSP时钟周期时钟周期 READ STROBEREAD STROBE：读选通时间，：读选通时间，1 11515个个DSPDSP时钟周期时钟周期 READ HOLDREAD HOLD：读保持时间，：读保持时间，0 03 3个个DSPDSP时钟周期时钟周期第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路片选控制寄存器片选控制寄存器

41、CEx_2(x=03)CEx_2(x=03) READ EXTENDED READ READ EXTENDED READ：读延长保持时间读延长保持时间， 1 13 3个个DSPDSP时钟周期时钟周期 WRITE EXTENDED READWRITE EXTENDED READ：写延长保持时间写延长保持时间， 1 13 3个个DSPDSP时钟周期时钟周期 WRITE SETUPWRITE SETUP：写建立时间写建立时间， 1 11515个个DSPDSP时钟周期时钟周期 WRITE STROBE WRITE STROBE ：写选通时间，写选通时间，1 11515个个DSPDSP时钟周期时钟周期

42、WRITE HOLD WRITE HOLD ：写保持时间，写保持时间，0 03 3个个DSPDSP时钟周期时钟周期第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路片选控制寄存器片选控制寄存器CEx_3(x=03)CEx_3(x=03)TIMEOUTTIMEOUT：从选通从选通STROBESTROBE的第三个周期开始，若在的第三个周期开始，若在TIMEOUTTIMEOUT个个周期后，仍没有响应，视为访问超时错误。周期后，仍没有响应，视为访问超时错误。0 0表示不允许超时，表示不允许超时，仅对异步存储器起作用仅对异步存储器起作用。注意：注意：三个片选控制寄存器中除三个片选

43、控制寄存器中除MTPYEMTPYE外外，其它仅对异步存储，其它仅对异步存储器的时序阶段设置，对同步存储器不影响。器的时序阶段设置，对同步存储器不影响。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路3 3、同步动态、同步动态RAMRAM接口接口 SDRAMSDRAM是一种是一种高密度，高速率高密度，高速率的同步动态的同步动态RAMRAM，它按行列的，它按行列的方式来组织存储阵列，并通过行列地址对数据读写。方式来组织存储阵列，并通过行列地址对数据读写。 C5509 C5509的的EMIFEMIF能支持容量为能支持容量为64Mbit64Mbit或或128Mbit128Mb

44、it宽度为宽度为1616位的位的SDRAMSDRAM。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路2.6 2.6 多通道缓冲串口多通道缓冲串口McBSPMcBSP一、概述一、概述1 1、McBSPMcBSP的功能的功能 全双工通信全双工通信 双缓冲数据寄存器，允许连续的数据流。双缓冲数据寄存器，允许连续的数据流。 收发独立的帧信号和时钟信号收发独立的帧信号和时钟信号 可以与工业标准的编可以与工业标准的编/ /解码器，以及其它串行解码器，以及其它串行A/DA/D、D/AD/A接口接口 数据传输可以利用外部时钟、或是片内的可编程时钟。数据传输可以利用外部时钟、或是片内

45、的可编程时钟。 利用利用DMADMA为为McBSPMcBSP服务时，串口数据读写具有自动缓冲能力。服务时，串口数据读写具有自动缓冲能力。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路2 2、其它的特点、其它的特点 可与多达可与多达128128个通道进行收发；个通道进行收发； 支持传输的数据字长可以是支持传输的数据字长可以是8bit8bit、12bit12bit、16bit16bit、 20bit20bit、24bit24bit、32bit32bit 内置内置u u律和律和A A律压扩硬件。律压扩硬件。 对对8bit8bit数据的传输，可选择数据的传输，可选择LSBL

46、SB先传，还是先传，还是MSBMSB先传。先传。 可设置帧同步信号和数据时钟信号的极性。可设置帧同步信号和数据时钟信号的极性。 内部传输时钟和帧同步信号可编程程度高。内部传输时钟和帧同步信号可编程程度高。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路一、基本结构一、基本结构 C5509C5509有三个多通道缓冲有三个多通道缓冲串口串口McBSPMcBSP，每个，每个McBSPMcBSP可以可以分为分为收发通道收发通道、时钟与帧同步时钟与帧同步、多通道选择多通道选择和和串口事件串口事件等等4 4部部分。分。McBSPMcBSP在外部通过若干管在外部通过若干管脚与其它脚

47、与其它串行器件串行器件相连，在内相连，在内部通过部通过1616位的外设总线与位的外设总线与CPUCPU和和DMADMA控制器控制器相连。相连。外时钟第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路1 1、收发通道、收发通道 接收通道由接收数据管脚接收通道由接收数据管脚DRDR、接收时钟、接收时钟CLKRCLKR、接收帧同步、接收帧同步FSRFSR、接收移、接收移位寄存器位寄存器RSRRSR、接收缓冲寄存器、接收缓冲寄存器RBRRBR和数据接收寄存器和数据接收寄存器DRRDRR组成。组成。 发送通道由发送数据管脚发送通道由发送数据管脚DXDX、发送时钟、发送时钟CLKX

48、CLKX、发送帧同步、发送帧同步FSXFSX、发送移、发送移位寄存器位寄存器XSRXSR和数据发送寄存器和数据发送寄存器DXRDXR组成。组成。 数据压扩器数据压扩器，对发送的数据按，对发送的数据按律或律或A A律压缩再发送，对接收的数据进行扩律压缩再发送，对接收的数据进行扩展。是个可选项，可通过控制寄存器进行选择。展。是个可选项，可通过控制寄存器进行选择。 McBSP McBSP的收发通道是相对独立的，可单独使用，也可同时使用。可根据要的收发通道是相对独立的，可单独使用，也可同时使用。可根据要求对求对相应的寄存器进行配置相应的寄存器进行配置。第二章第二章 DSPDSP芯片结构和芯片结构和CP

49、UCPU外围电路外围电路2 2、接收通道、接收通道 接收的数据到达接收的数据到达管脚管脚DRDR，在接收时钟，在接收时钟CLKRCLKR的上升沿的上升沿( (或下降或下降沿沿) )被逐位依次移入被逐位依次移入RSRRSR。收满一个字后，被拷贝到。收满一个字后，被拷贝到缓冲寄存器缓冲寄存器RBRRBR，再拷贝到数据接收寄存器，再拷贝到数据接收寄存器DRRDRR，同时设置接收标志位，同时设置接收标志位RRDYRRDY，并通过串口事件通知，并通过串口事件通知CPUCPU或或DMADMA已经接到数据。已经接到数据。CPUCPU或或DMADMA可以通过外设总线从可以通过外设总线从DRRDRR读取接收到的

50、数据。读取接收到的数据。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路3 3、发送通道、发送通道 CPU CPU或或DMADMA将数据写入数据将数据写入数据发送寄存器发送寄存器DXRDXR，接着拷贝到，接着拷贝到发送移位寄存发送移位寄存器器XSRXSR，在发送帧同步，在发送帧同步FSXFSX后，后，CLKRCLKR的上升沿的上升沿( (或下降沿或下降沿) )到来时，到来时，XSRXSR的内容的内容被逐位依次移到被逐位依次移到发送管脚发送管脚DXDX上上。同时，。同时，McBSPMcBSP也会设置发完标志也会设置发完标志XRDYXRDY，并，并通过串口事件通知通过串口

51、事件通知CPUCPU或或DMADMA数据已发出去。数据已发出去。 这种这种多级缓冲方式多级缓冲方式使得使得片内的数据搬移片内的数据搬移和和外部数据的通信外部数据的通信可可以同时进行。以同时进行。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路4 4、时钟与帧同步、时钟与帧同步( (时钟和帧同步具有灵活的信号形式和设置手段时钟和帧同步具有灵活的信号形式和设置手段) ) McBSP McBSP的时钟与帧同步由一组的时钟与帧同步由一组寄存器寄存器和一个和一个采样速率发生器采样速率发生器SRGSRG组成。用户可以通过寄存器设定相应的参数，采样速率发生组成。用户可以通过寄存器设

52、定相应的参数，采样速率发生器器SRGSRG就会根据这些参数将就会根据这些参数将输入参考时钟输入参考时钟变为所需要的变为所需要的串口时钟串口时钟和和帧同步信号帧同步信号。(1)(1)采样速率发生器的输入参考时钟采样速率发生器的输入参考时钟 SRG SRG的工作原理：通过对输入的工作原理：通过对输入参考时钟进行分频得到参考时钟进行分频得到所需要所需要串口时钟和帧同步信号。可供选择的输入参考时钟有串口时钟和帧同步信号。可供选择的输入参考时钟有4 4个。个。 来自来自CLKXCLKX脚的脚的发送时钟发送时钟 来自来自CLKRCLKR脚的脚的接收时钟接收时钟 来自来自CLKSCLKS脚的脚的输入时钟输入

53、时钟( (外时钟外时钟) ) 来自时钟发生器的来自时钟发生器的CPUCPU时钟时钟第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路 究竟选用哪个时钟，由究竟选用哪个时钟，由采样速率发生寄存器采样速率发生寄存器2(SRGR2)2(SRGR2)中的中的CLKSMCLKSM字段和字段和管脚控制寄存器管脚控制寄存器(PCR)(PCR)中的中的SCLKMESCLKME字段来确定。字段来确定。 当当 SCLKMESCLKME0 0，CLKSMCLKSM0 0时，选择时，选择CLKSCLKS脚上脚上的输入信号为输入参考时钟；的输入信号为输入参考时钟； 当当 SCLKME SCLKM

54、E 0 0，CLKSMCLKSM1 1时，选择时，选择CPUCPU时钟时钟作为参考时钟；作为参考时钟； 当当 SCLKME SCLKME 1 1，CLKSMCLKSM0 0时，选择时，选择CLKRCLKR脚上脚上的时钟为参考时钟；的时钟为参考时钟； 当当 SCLKME SCLKME 1 1，CLKSMCLKSM1 1时，选择时，选择CLKXCLKX脚上脚上的时钟为参考时钟。的时钟为参考时钟。(2)(2)采样速率发生器的输出时钟和帧同步采样速率发生器的输出时钟和帧同步 输入的参考时钟经过分频产生输入的参考时钟经过分频产生SRGSRG输出时钟输出时钟CLKGCLKG。分频次数由采样速率。分频次数由

55、采样速率发生寄存器发生寄存器1(SRGR1)1(SRGR1)中的中的CLKDVCLKDV字段字段(8bit)(8bit)根据如下公式决定：根据如下公式决定：FCLKG =Fclocksource /(CLKDV+1), 1 CLKGDV255 串口的最高时钟速率为串口的最高时钟速率为CPUCPU时钟的一半时钟的一半第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路 帧同步信号帧同步信号FSGFSG由由CLKGCLKG进一步进一步分频分频而来，分频次数由采样速而来，分频次数由采样速率发生寄存器率发生寄存器2(SRGR2)2(SRGR2)中的中的FPER(12bit)FPE

56、R(12bit)字段根据如下公式确定字段根据如下公式确定: :帧同步脉冲的宽度帧同步脉冲的宽度由抽样速率发生寄存器由抽样速率发生寄存器1 1（SRGR1SRGR1）中的）中的FWIDFWID字段确定：字段确定： 抽样速率发生器产生的抽样速率发生器产生的时钟和帧同步信号时钟和帧同步信号既可以用来驱动既可以用来驱动接接收通道收通道的时钟和帧同步，也可以用来驱动的时钟和帧同步，也可以用来驱动发送通道发送通道的时钟和帧同的时钟和帧同步。步。FFSG= FCLKG /(FPER+1 ) = Fclocksource /(CLKDV+1) (FPER+1 ) 0 FPER4095 WFSG= (FWID+

57、1)TCLKG0FWID255，TCLKG为CLKG的周期第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路(3)(3)时钟信号的方向性和极性时钟信号的方向性和极性 时钟管脚时钟管脚CLKXCLKX和和CLKRCLKR的方向分别由的方向分别由管脚控制寄存器管脚控制寄存器(PCR)(PCR)中中的的CLKXMCLKXM和和CLKRMCLKRM字段控制，而字段控制，而CLKSCLKS管脚则只能是输入管脚则只能是输入。 当当CLKX(R)MCLKX(R)M1 1时，时，CLKX(R)CLKX(R)由由CLKGCLKG驱动，驱动，为输出为输出； 当当CLKX(R)MCLKX(R

58、)M0 0时，时，CLKX(R)CLKX(R)由外部管脚驱动，由外部管脚驱动，为输入为输入。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路 CLKX CLKX管脚和管脚和CLKRCLKR管脚上管脚上信号的极性信号的极性分别由管脚控制寄存器分别由管脚控制寄存器(PCR)(PCR)中的中的CLKXPCLKXP和和CLKRPCLKRP字段控制，字段控制，CLKSCLKS管脚上信号的极性管脚上信号的极性由采样速率发生器由采样速率发生器2 2 (SRGR2)(SRGR2)中的中的CLKSPCLKSP字段确定。字段确定。 CLKXP=CLKRP=CLKSP=0 CLKXP=CL

59、KRP=CLKSP=0时时,CLKX,CLKX、CLKRCLKR和和CLKSCLKS为正极性，以上升沿开始。为正极性，以上升沿开始。 CLKXP=CLKRP=CLKSP=1 CLKXP=CLKRP=CLKSP=1时时,CLKX,CLKX、CLKRCLKR和和CLKSCLKS为负极性，以下降沿开始为负极性，以下降沿开始。第二章第二章 DSPDSP芯片结构和芯片结构和CPUCPU外围电路外围电路(4)(4)帧同步信号的方向和极性帧同步信号的方向和极性 发送帧同步发送帧同步FSXFSX的方向由的方向由管脚控制寄存器管脚控制寄存器(PCR)(PCR)中的中的FSXMFSXM字段和采样速率字段和采样速率

60、发生寄存器发生寄存器2(SRGR2)2(SRGR2)中的中的FSGMFSGM字段共同确定。字段共同确定。 当当FSXM=0FSXM=0，FSGM=xFSGM=x时，时，FSXFSX为输入为输入，由外部信号源驱动；，由外部信号源驱动； 当当FSXM=1FSXM=1，FSGM=0FSGM=0时，时，FSXFSX为输出为输出，由，由DXRDXR到到XSRXSR的拷贝动作驱动；的拷贝动作驱动； 当当FSXM=1FSXM=1，FSGM=1FSGM=1时，时，FSXFSX为输出为输出，由，由FSGFSG驱动。驱动。发送帧同步发送帧同步FSXFSX的极性由管脚控制寄存器的极性由管脚控制寄存器(PCR)(PC