复杂逻辑门结构2

1、1静态静态CMOS逻辑电路逻辑电路复杂逻辑门复杂逻辑门2CMOS复杂逻辑门复杂逻辑门n静态静态CMOS逻辑门的构成逻辑门的构成n复杂复杂CMOS逻辑门的分析与设计逻辑门的分析与设计n异或门异或门n类类NMOS逻辑电路逻辑电路3CLCLCL大扇入逻辑门的设计大扇入逻辑门的设计实现实现8个变量个变量“与与”的三种方案的三种方案思考：思考：三种方案的三种方案的差别差别4第一种方案第一种方案CL=0.01pF CL=1pFCLinxYininxxYYWp=24umWn=12um5第二种方案第二种方案CL=0.01pFCL=1pFCLinxYininxxYYWp=24umWn=12um6第三种方案第三种

2、方案CL=0.01pFCL=1pFCLWp=24umWn=12uminxYininxxYY7三种方案的比较三种方案的比较 MOS管管 tp(负载负载1pF) 面积面积 n方案方案1 18 11.5ns 27 A0 n方案方案2 20 8.5 30 A0 n方案方案3 30 7.0 45 A0 A0是最小是最小NMOS管的面积管的面积Wp=24umWn=12umL=3um8电路延迟时间与扇入、扇出系数的关系电路延迟时间与扇入、扇出系数的关系2pIOtFFn扇入系数：串联扇入系数：串联NMOS一一般不超过般不超过4个，个，PMOS不超不超过过3个个n大扇入可以分成多级实现大扇入可以分成多级实现n大

3、扇出可以利用反相器链大扇出可以利用反相器链驱动（避免或非门驱动）驱动（避免或非门驱动）9CLCLCL大扇入逻辑门的分析大扇入逻辑门的分析实现实现8个变量个变量“与与”的三种方案的三种方案(1)(2)(3)小负载情况：设小负载情况：设为为NMOS栅电容栅电容C0设所有设所有NMOS和和PMOS导电因子导电因子相等，均为相等，均为K10电路分析与仿真验证CL=0.01pFCLCLCL小负载情况下，小负载情况下，第二种方案第二种方案优于第三种优于第三种11CMOS复杂逻辑门复杂逻辑门n静态静态CMOS逻辑门的构成逻辑门的构成n复杂复杂CMOS逻辑门的设计逻辑门的设计nCMOS异或门异或门n类类NMO

4、S逻辑电路逻辑电路12异或、同或逻辑异或、同或逻辑异或：异或： YAB+AB Y=A BABABY= AB+Y= AB+ABY 0 000 111 011 1ABY 0 000 111 01 1100同或：同或：Y=AB+AB Y=A B异或运算真值表异或运算真值表同或运算真值表同或运算真值表13异或电路的实现异或电路的实现Y=AB+AB=AB+A+BYAB逻辑图逻辑图VDDABY电路图电路图逻辑表达式整理逻辑表达式整理14用用AOI门实现异或、同或功能门实现异或、同或功能VDDAABBYAABBVDDAABBYAABB异或：异或： YAB+AB Y=A B同或：同或：Y=AB+AB Y=A

5、BVDDABY15例题：互补例题：互补CMOS逻辑设计逻辑设计VDDABY用用0.5微米工艺，确定异或微米工艺，确定异或门中器件尺寸门中器件尺寸n要求在最坏情况下输出上要求在最坏情况下输出上升升/下降时间不大于下降时间不大于0.5ns n已知：设设VDD = 5V，VTN = 1V，VTP = -1V，Cox = 410-7 F/cm2，n = 400 cm2/Vs、p = 200 cm2/VsDDPeffLPPPPVKCrrrt1 . 029 . 1)1 (21)1 (1 . 0ln216CMOS复杂逻辑门复杂逻辑门n静态静态CMOS逻辑门的构成逻辑门的构成n复杂复杂CMOS逻辑门的设计逻辑

6、门的设计n异或门异或门n类类NMOS逻辑电路逻辑电路17 类类NMOS电路电路NMOSVDDoutVVinPMOSVDDoutVVinVDD逻辑块逻辑块 类类NMOS电路结构电路结构 类类PMOS电路结构电路结构18类类NMOS电路分析电路分析类类NMOS属于有比电路，属于有比电路，为保证低电平合格为保证低电平合格,要有合适的比例因子要有合适的比例因子Kr。 Kr =KNeff / KP 等效反相器方法等效反相器方法直流特性直流特性:22, 2DDTPOHDDOLrDDTNonPDDTPVVVVVKVVIKVV瞬态特性瞬态特性: 上升时间同上升时间同CMOS反相器反相器;在忽略负载管电流情况下

7、在忽略负载管电流情况下,下降时间也同下降时间也同CMOS反相器。反相器。19 类类NMOS电路优缺点电路优缺点n优点：优点：n 输入逻辑门需要（输入逻辑门需要（ n +1）个）个MOS管，管， 在实现复杂逻辑门时有利于减小面积。在实现复杂逻辑门时有利于减小面积。n缺点：缺点：是有比电路，达不到最大逻辑摆幅，是有比电路，达不到最大逻辑摆幅， 有较大的静态功耗，有较大的静态功耗， 由于要求由于要求Kr1，类，类NMOS电路上升时间长，电路上升时间长， （ 对类对类PMOS电路下降时间长）。电路下降时间长）。n应用：应用：适用于对面积要求严格，而性能要求不高的适用于对面积要求严格，而性能要求不高的情况。情况。 N