《数字电子技术》可编程逻辑器件

1、 第8章 可编程逻辑器件数字电子技术 Digital Electronics Technology海南大学数字电子技术课程组教学网址：http:/szjpkc讨论空间：http:/975885101./E-mail: 9758851018.1 概 述基本PLD器件的原理结构图数字集成电路分类：通用型、专用型专用集成电路ASIC：为某种专门用途而设计的集成电路可编程逻辑器件：通用器件、逻辑功能由用户设定。可编程逻辑器件PLD的发展历程70年代80年代90年代PROM 和PLA 器件FPLA 器件GAL器件FPGA器件EPLD 器件CPLD器件内嵌复杂功能模块的SoPC可编程逻辑器件的分类按集成度

2、(PLD)分类 FPGA - Field Programmable Gate Array CPLD - Complex Programmable Logic Device 常用逻辑门符号与现有国标符号的对照3.2.1 电路符号表示图3-4PLD的互补缓冲器 图3-5 PLD的互补输入 图3-6 PLD中与阵列表示图3-7 PLD中或阵列的表示 图3-8 阵列线连接表示 PROMPROM表达的PLD图阵列用PROM完成半加器逻辑阵列8.2 PLA可编程逻辑阵列（*）PLA逻辑阵列示意图PLAPLA与 PROM的比较8.3 PAL可编程阵列逻辑双极型工艺制作，熔丝编程方式由可编程的与逻辑阵列、固定

3、的或逻辑阵列和输出电路三部分组成。通过对与逻辑阵列编程可以获得不同形式的组合逻辑函数。常见的PAL器件中，输入变量最多的可达20个，与阵列的乘积项有80个，或逻辑阵列输出端最多有10个，每个或门的输入端最多达到16个。PAL的几种输出电路结构和反馈形式一、专用输出结构所设置的输出端只能用作输出使用。用来产生组合逻辑函数。二、可编程输入/输出结构具有可编程控制端的三态缓冲器，控制端由于逻辑阵列的一个乘积项给出。同时，输出端又经过一个互补输出的缓冲器反馈到与逻辑阵列上。三、寄存器输出结构在输出三态缓冲器和与或逻辑阵列之间串进了由D触发器组成的寄存器。同时，触发器状态又经过一个互补输出的缓冲器反馈到

4、与逻辑阵列的输入端上。四、异或输出结构与寄存器输出结构类似，只是在与或逻辑阵列的输出端又增设了异或门。五、运算选通反馈结构在异或门的基础上，再增加一组反馈逻辑电路。图示电路产生16种算术运算和逻辑运算结果的PAL。8.3.3 PAL的应用举例例8.3.1 用PAL器件设计一个数值判别电路要求判断DCBA的大小属于那个区间。十进制DCBAY0Y1Y20000010010001100151111001例8.3.2 设计一个4位循环码计数器，要求所设计的计数器具有置零和对输出进行三态控制的功能。CPY3Y2Y1Y0C000000100010200110300100401100501110601010

5、70100081100015100011600000用PAL器件设计这个计数器，所用器件中应包括4个触发器和相应的与或逻辑阵列。查手册PAL64R4满足要求。输出缓冲器为反相器，所以4个触发器的Q端的状态与真值表中的状态相反。通过卡诺图对触发器的状态进行化简。得到每个触发器的驱动方程，要求中还有具有置零功能，故应加入R端，得驱动方程得到了驱动方程和输出进位信号的方程后，对PAL进行编程。图在课本上的P417。以上设计工作在开发系统上自动进行，只要按照软件规定的格式输入逻辑真值表即可，其余工作由计算机去完成。8.4 GAL通用阵列逻辑PAL器件采用的是双极型熔丝工艺，一旦编程不能修改，且输出结构

6、的类型繁多，给设计带来不便。GAL通用逻辑阵列，采用电可擦除的CMOS制作，输出端设置了可编程的输出逻辑宏单元OLMC，通过编程可设置不同的输出状态，增强器件的通用性。逻辑宏单元输入/输出口输入口时钟信号输入三态控制可编程与阵列固定或阵列GAL16V8的结构图与逻辑阵列的交叉点上设有E2CMOS 编程单元，其结构为带负电荷，读出1地址映射图对GAL的编程是在开发系统的控制下完成，编程时逐行完成的。8.4.2 GAL的输出逻辑宏单元OLMC上图为GAL16V8结构控制字的组成，其中n是代表OLMC的编号，这个编号与每个OLMC连接的引脚号码一致。或门中有8个来自与阵列的输入端，这样，在或门的输出

7、端能产生不超过8项的与或逻辑函数。OLMC的5种工作模式 P423SYNAC0AC1 nXOR n工作模式输出极性101X专用输入1000/1专用组合输出0-低有效1-高有效1110/1反馈组合输出0-低有效1-高有效0110/1时序电路中的组合输出0-低有效1-高有效0100/1寄存器输出0-低有效1-高有效5种工作模式简化电路P4248.4.3 GAL的输入特性和输出特性输入缓冲电路，是一种较为理想的高输入阻抗器件，在正常的输入电压范围内，输入端漏电流不超过10uA。输出缓冲电路采用单一类型的N沟道增强性MOS管，不会出现CMOS电路的锁定效应，输出具有“软开关特性”。8.5 可擦除的可编

8、程逻辑器件EPLDEPLD是继PAL和GAL之后推出的可编程逻辑器件，采用CMOS和UVEPROM工艺制作，集成度比较高，属于高密度PLD。特点：CMOS工艺，低功耗、高噪声容限使用UVPROM工艺，集成度高，造价便宜输出部分采用可编程的输出逻辑宏单元OLMC，增加了预置数和异步置零功能。8.6 FPGA现场可编程门阵列8.6.1 FPGA的基本结构高密度PLD由三种可编程单元和用于存放编程数据的静态存储器组成。输入/输出模块可编程逻辑模块互联资源IR静态存储单元由两个CMOS反相器和一个控制管T组成，停电后不能数据保存，是一个CMOS工艺的静态随机存储器SRAM结构，具有数据的易失性，须将数

9、据存放在一片E2PROM中。FPGA的IOB除了几个个别的引脚外，大部分引脚都与可编程的IOB相连，均可根据需要设置成输入端或输出端。FPGA的CLB包含组合逻辑电路和存储电路，可设置成规模不大的组合逻辑电路或时序逻辑电路，通过编程可以产生任何形式的四变量组合逻辑函数。FPGA的IR为了能将CLB和IOB连结成各种复杂的系统，在布线区布置了各种丰富的连线资源。包括金属线、开关矩阵SM和可编程连接点PIP。8.7 PLD的编程PLD的编程工作必须在开发系统的支持下完成。包括软件和硬件两部分。开发系统软件是指PLD专用的编程语言和相应的汇编程序或编译程序。分为汇编型、编译型和原理图收集型三种。目前

10、开发系统软件向集成化发展。开发系统硬件部分包括计算机和编程器。编程器是对PLD进行写入和擦除的专用装置。8.8 在系统可编程逻辑器件ISP-PLD(Lattice公司为例)FPGA的下载虽然可以在系统进行，但给FPGA进行配置的E2PROM在编程时仍然不能离开编程器。ISP-PLD采用E2CMOS工艺制作，编程数据写入E2PROM的存储单元后，掉电后数据不会丢失，克服了FPGA中数据易失的缺点。按集成度分为 低密度ISP-PLD 高密度ISP-PLD低密度ISP-PLD在GAL电路的基础上加进了写入/擦除控制电路形成。高密度ISP-PLD电路构成复杂，功能强。这种结构形式也被称作CPLD。举例

11、：ispLSI1032 具有32个通用逻辑模块GLB，64个输入输出单元IOC，可编程内部连线和编程控制电路。ISP的编程ISP功能提高设计和应用的灵活性减少对器件的触摸和损伤不计较器件的封装形式允许一般的存储样机制造方便支持生产和测试流程中的修改允许现场硬件升级迅速方便地提升功能未编程前先焊接安装系统内编程-ISP在系统现场重编程修改FPGA/CPLD产品概述1 Lattice公司CPLD器件系列1. ispLSI器件系列ispLSI1000E系列ispLSI2000E/2000VL/200VE系列ispLSI5000V系列ispLSI 8000/8000V系列2. ispLSI器件的结构与特点:采用UltraMOS工艺。系统可编程功能。边界扫描测试功能。加密功能。短路保护功能。2 Xilinx公司的FPGA和CPLD器件系列1. Virtex E系列FPGA2. Spartan器件系列3. XC9500系列CPLD4. Xilinx FPGA配置器件SPROM5.