第三章-双极型逻辑电路的版图设计课件

1、第三章 双极型逻辑电路的版图设计双极型半导体集成成电路的基本制作过程TTL/DTLSTTLECLI2L元件间需要制作电隔离区工艺兼容元件自然隔离采用硅平面工艺通过前一章的学习说明三者工艺上差别？学习要求理解等平面隔离工艺（LOCOS）掌握双极型逻辑集成电路的设计集成晶体管的常用图形集成电阻设计规则理解TTL电路版图设计3.1 IC的开发流程IC的开发包括电路设计、元件设计、IC设计、IC工艺设计、IC制作和可靠性试验等六个环节设计规则：工艺流水线给出的一组几何参数和一组电学参数。3.2 双极型IC的基本制造过程硅平面工艺在元器件间要做电隔离区线性/ECLTTL/DTLSTTL元器件间自然隔离主

2、要应用于I2L在制作双极型集成电路时先要在硅片上制作各自电绝缘的“隔离岛”基本的隔离工艺反偏PN结隔离全介质的V型槽隔离等平面的PN结-介质混合隔离典型的PN结隔离TTL工艺过程概要工艺名称主要工艺参数工艺名称主要工艺参数衬底材料P型硅；厚度600微米接触孔光刻一次氧化温度1100，4小时厚度1微米铝衬底温度：800滤层温度12000掩埋层扩散1225度，As2O3，结深6微米，18小时钝化12000度去氧化层HF；60秒外延层N型硅，6微米隔离扩散硼，1175度，2.5小时基区硼扩散，980度发射区磷扩散，1000度，15分钟后续工序划片贴片压焊封装测试分类筛选成品测试入库课堂讨论PN结隔离

3、双极型SIC来说，衬底一般选用什么类型硅？衬底总是与电路中最低电位相连一般选用晶向轻掺杂的P型硅衬底电阻率一般在10欧姆.厘米左右3.2.1 PN结隔离工艺所有晶体管的集电极都作在外延层上PN结隔离工艺流程（按光刻掩膜顺序）一次光刻：埋层扩散二次光刻：隔离结扩散三次光刻：集电极接触穿透扩散四次光刻：基区扩散五次光刻：发射区扩散六次光刻：接触孔七次光刻：电极布线P-N结隔离IC工艺工艺流程：衬底制备隔离光刻隐埋氧化隐埋光刻隐埋扩散外延淀积隔离氧化在分布及氧化基区扩散基区光刻基区氧化隔离扩散发射区光刻发射区生长中测压焊块光刻淀积钝化层引线孔氧化引线孔光刻铝淀积反刻引线磷穿透扩散掩模版和光刻掩模砷（

4、As）D：37微米A：717微米n+掩埋层p+隔离区p+隔离区np-衬底nn+掩埋层隔离扩散（浓硼）续基区以及基区扩散电阻（基区扩散掩模）集电极和N型电阻的接触孔，以及外延层的反偏孔（发射区扩散掩模）形成金属化内连线（接触孔掩模、金属化内连线掩模）n+掩埋层n+ P基区n+p+隔离区p+n+p+隔离区np-衬底nn+掩埋层课堂讨论下面版图的电路图形式？典型的集成NPN管放大管模拟电路开关管数字电路工艺复合图PN结隔离工艺局限性在高压、高频、抗核辐射的器件中不可用封装和热阻塑料、黑陶瓷或金属-陶瓷封装热阻和器件的最高结温（150度）3.2.2 等平面隔离工艺硅局部氧化法（见书上45页）（LOCO

5、S：Local Oxidation Silicon）底部采用PN结隔离，侧壁采用介质隔离等平面I等平面IIU型槽隔离技术改进掺杂方式：利用掺有所需杂质的多晶硅作为电极材料，形成图3-6Si3N4SiO2O23.2.3 其他隔离工艺深（浅）槽隔离工艺DTI：Deep Trench IsolationSTI：Shallow Trench Isolation介质隔离工艺SiO2TTL或非门电路波形图输入信号：绿色、红色输出信号：蓝色3.3 版图设计与工艺设计版图设计：按版图设计规则和一定的工艺流程，把电子线路转换成一张集成电路版图（又称工艺复合图标示为GDSII和CIF文件）进而制作出一套供生产投片

6、用的光刻掩膜版。横向尺寸、纵向尺寸外延层掺杂浓度和厚度直接影响到结电容、击穿电压、集电极串联电阻、饱和压降发射区扩散和基区扩散决定的基区宽度决定了电流放大倍数和特征频率设计过程制定具体的工艺参数、设计规则和电路图划分隔离区确定器件方案，设计出图形和尺寸验证、布图刻出掩模原图PN结隔离的双极型集成电路版图设计3.4 集成NPN管的设计纵向NPN管的纵向结构与杂质分布（图3-7）材料：衬底材料（迁移率）导电类型：P型Cz-Si晶向：111电阻率：85cm缺陷：无位错，无微缺陷外延层导电类型：N型电阻率：0.15 cm厚度：埋层掺杂剂：Sb、As杂质浓度掩埋层：1018/cm3发射区扩散：1021/

7、cm3基区扩散：1019/cm3厚度：集电结：2.5微米 发射结：1.5微米 基区宽度：1微米 外延层厚度：10微米面积的估算（截面图）耐压性、频率特性噪声系数、电流等等3.4.1 （1）击穿电压由于衬底总是接在电路的最低电位，故CS结一般总是承受电路中的最高反向电压由于衬底的电阻一般很高，故CS结的击穿电压是最高的击穿电压VB=60(Eg/1.1)3/2(NBC/1016)-3/4禁带宽度，衬底（低掺杂侧）的杂质浓度外延层电阻率：0.1cm计算得BVCBO=20V外延层不能太薄（2） 频率特性（计算公式见3-2式）特征频率：在共发射极短路电流放大系数下降到1时的频率，fT最高震荡频率：当晶体

8、管的功率增益随频率的升高而下降到1（0分贝）时的频率（公式如3-4式）（3） 最大工作电流晶体管电流放大系数开始时随发射极电流的增加而增加，但当IE大于某一个值时，IE再增大，将会下降。这个临界的IE值（或相应的IC值）就称为晶体管的最大工作电流，用IEmax或ICmax来表示。IEmax=LE发射极电流的趋边效应（基极电阻的自编制效应）：只有在靠近基区这一边的基极电流大。版图上采用增加发射区的有效长度。（4） 集电极串联电阻rCS通过前面一章中晶体管的寄生效应和电路分析可得，为了保证VOL就要求减少rCS采用低阻率薄外延层、隐埋层增大发射区长度，增大集电区接触孔的周长，缩小集电极接触孔与发射

9、区之间的距离采用集电极接触孔磷穿透工艺3.4.2 集成晶体管的常用图形见49页图3-83-12（集成NPN晶体管常用图形）单发射极、单基极、单集电极版图发射区的有效长度较短 - IEmax较小面积较小，具有较高的特征频率单基极基区电阻大双基极条形版图允许通过的最大电流较大特征频率较低，最高振荡频率较高带有加大集电极面积的版图减少集电极串联电阻饱和压降降低，可通过较大电流一般用作输出管（输出电阻低、电流大）功率管的版图采用梳状发射极和基极结构，减少发射区的趋边效应的影响多发射极管的版图“长脖子基区”结构可有效地减小反向漏电流“均压条”结构，避免各发射区不同集成电路中的PNP管种类横向PNP衬底P

10、NP横向PNP管工艺兼容寄生晶体管获得尽可能大的发射区侧面积和底面积之比采用隐埋层电学特性直流电流放大系数（基区宽度、发射区浓度、表面复合）特征频率衬底PNP管应用上受限制3.5 集成二极管、SBD和肖特基晶体管3.5.1集成二级管六种类型的二极管（图3-13、图3-14）不增加IC的工序，且设计二级管的特性多样化最常用的为BC结短接的晶体管作为二极管3.5.2肖特基势垒二极管（SBD）和肖特基晶体管SBD图形设计考虑减小结电容、SBD串联电阻 - 面积要小提高反向击穿电压，降低漏电流 - 保护环、覆盖电极（终端技术）肖特基晶体管（见图3-20、3-21、3-36）3.6 集成电阻器3.6.1

11、硼扩散电阻器（最广泛采用）等效电路图（图2-7），适用于电阻值要求误差不高，只要求电阻比值误差小的电路（TTL）R=RL/W R =/xj=1/(q0 xj(x)Nb(x)dx）100300/，相对误差可控制在20电阻的版图与阻值计算常用电阻图形有胖形、瘦形、折叠形三种，见图3-2。范围一般在5050k修正后公式：R=R(L/W+2K1+nK2)K1为端头修正因子0.350.65K2为拐角修正因子0.5可简化为书上3-9式 *硼扩散电阻器的功率限制功耗 - 散热性能 - 电路性能最大功耗=电流的平方电阻IWmax=(PAmax/R)1/2电流只与薄层电阻R有关，从上式可以计算出电阻条的最小宽度

12、硼扩散电阻的设计原则工艺修正因子C=1.21.25横向扩散：Weff=W+mXjc 例子：已知电路封装限制的功耗PAmax=8X10-6W/m2，若R =200/流过R=30K电阻的电流I=4mA。求电阻的最小宽度Wmin?L的确定接触孔的面积、电阻条间距3.6.2 其它集成电阻器磷扩散电阻器（图3-27）R 很小。电子导电，且重掺杂，25/用于避免铝线交叉，称为“磷桥”注意：应用中的位置、电位隐埋层电阻器利用隐埋层作电阻，R 较小。20 /R=外延电阻+隐埋层电阻（寄生效应的利用），可作为TTL管中的R5基区沟道电阻器（基区致窄电阻如图3-30）510k /，做大电阻击穿电压较小、阻值误差大

13、、温度系数大外延层体电阻（图3-31）一种能承受高工作电压的高值电阻R=cL/(DW)，外延层电阻率：c2k/，适用于做几十千欧姆的电阻，温度系数高离子注入电阻器注入硼能精确控制在500 /200k/范围内温度系数较小，比基区扩散电阻低4倍注入n型杂质 500 /1k/集成电容器PN结电容寄生效应平板电容MOS电容器金属-氧化物-金属通常电容值很小，占面积大3.7 版图设计的一般规则版图设计必须与线路设计、工艺设计、工艺水平相适应工艺条件、器件物理、电路原理以及测试方式3.7.1版图设计的准备工作：1、了解工艺现状、确定工艺路线2、解剖同类型的IC产品3.7.2 一般规则设计原则：充分利用硅片

14、（晶圆）面积隔离区的数目尽可能少隔离框面积约占管芯面积的三分之一集电极电位相同的晶体管可放在同一隔离区，二极管同上全部电阻可以放在同一隔离区，但要注意引线的方向引出线的压焊块放在隔离区内防止各种寄生效应隔离槽要接电路最负电位，电阻岛的外延层接最高电位输入与输出端应尽可能远离发热元件置于芯片中央设计铝条时的注意事项布线层短而宽布线不相交。可通过多发射极管的发射区间距或发射区与基区间距，也可从电阻上穿过；采用“磷桥”穿接，但要注意引入附加电阻且不允许加在地线上；采用多层布线；焊点的分布合理保证元件的对称性几何结构尽可能对称；参数相近的元件放在相邻区域接地孔尽可能开大些沿隔离槽走线，多开孔电源孔也应

15、尽可能开大些（短而宽）集电极等扩磷孔应比其他接触孔大铝条适当盖住接触孔过载能力，避免使用易损坏的元件确定光刻的基本尺寸。最关键的是发射极接触孔的尺寸和套刻间距最小图形就是发射极接触孔的宽度举例：外延层电阻率、外延层厚度、集电结结深、隐埋薄层电阻、基区薄层电阻、发射区薄层电阻、发射去接触孔尺寸、基区接触孔尺寸、集电区接触孔宽度、电阻条宽度、铝条覆盖接触孔、铝条宽度、铝条间距、发射区和基极间距、接触孔距基极和发射极间距、接触孔距集电极和隔离槽的距离、相邻电阻条间距、压焊块尺寸、压焊块之间间距3.8 微电子测试图形技术工艺测试图形工艺设计、工艺分析和诊断工作，还可用于提高早期制造阶段的成品率双极型I

16、C测试图应包括掩膜识别、对准标记、典型尺寸的晶体管、硼扩电阻、基区致窄电阻的图形，以及能测试各次扩散层电阻的图形3.9 双极型逻辑IC版图设计举例TTL电路版图设计举例隔离区：T1，T2，T3，T5，D1，R3，R1R2R5，7个压焊块，两个测试图形。共计16个隔离区对准用的检测图形测试用的图形讨论：掩膜版的数目？（2）ECL版图设计图3-38、图3-39以及图3-40采用磷穿透工艺输入管采用双基极条结构输出管采用梳妆结构划分隔离区：可以把输入管放在同一隔离区内；T4需要单独在一个隔离区；T5、T6管放在同一隔离区；LSTTL工艺、版图设计采用泡发射极工艺。缩小发射极大小，从而减小晶体管尺寸，

17、降低寄生电容输入肖特基钳位二极管和导引肖特基二极管都采用带p型保护环的图形（图3-37）六管单元与非门各管工作状态不用SCT结构的晶体管划分隔离区LSTTL电路的版图设计采用PN结隔离工艺基本参数P型衬底、隐埋层、隔离扩散、外延层基区扩散、离子注入硼电阻发射极、铝层设计规则最小套刻间距最小开孔图形到隔离槽最小间距基极接触孔到发射区扩散孔最小间距基区扩散孔到基极接触孔最小间距集电区到基区接触孔最小间距发射区到基区扩散孔最小间距基区扩散条之间的最小间距肖特基孔到发射区扩散孔最小间距最小基区条宽最小隔离槽宽最小铝条宽铝条间最小距离课堂讨论21页 图2-16 LSTTL电路的隔离区如何划分？双极型数字

18、IC小结名词术语fabless、foundry、IDM、集成度、特征尺寸、电路优值、pn结隔离有源寄生、无源寄生效应、薄层电阻、有效发射极的长度典型数据TTL电路、FAST电路、ECL电路特性高电平VOH、低电平VOL的定义单位LE的最大工作电流噪声容限电路类型VOLVOH工作状态TTL0.3伏2.4伏饱和或截止LSTTL0.45伏2.4伏饱和或截止ECL-1.7伏-0.98伏放大区或截止典型电路图2-1、图2-9、图2-16、图2-32、图2-33版图：图3-8、图3-19、图3-22（电阻的计算方法）、图2-37版图设计规则NPN的Pspice模型.model npn2x1 npn IS=6.1E-18 NC=1.6000 VJC=.4 BF=195 MJC=.2 NF=1.0080 RE=60 CJS=123E-15 VAF=45 RB=600 VJS=.5 IKF=10.000E-3 RC=250 MJS=.1 ISE=1.300E-18 RBM=100 TF=10E-12 NE=1.9000 IRB=8E-6 XTF=25 BR=9 CJE=11.0000E-15 VTF=2