接口技术课件：第二章 微型计算机的内部接口

1、第二章 微处理器2011/10 东北大学 计算机系统研究所第二章 微处理器2.1 微处理器的发展概况2.2 80386/80486微处理器2.3 80386/80486与存储器的接口习 题2.4 智能存储器控制器82C2122.5 高速缓存控制器823858080：8位DB，16位AB，2MHz。8086/8：1978年，16位/8位DB，20位AB，4.77MHz，由EU和BIU组成，40pin DIP。80286：1982年，16位DB，24位AB，820MHz，由EU、 AU、 BU和IU组成（流水线）。实地址模式和保护（的虚地址）模式。80386：1985年，32位DB，32位AB，1

2、650MHz，由IPU、IDU、EU、SU、 PU、和BIU组成（双流水线）。实地址模式，保护模式和虚拟8086模式（同时模拟多个8086CPU）。80486：1989年，32位DB，32位AB，40100MHz，由8个基本部件组成。实地址模式，保护模式和虚拟80286模式。8KB Cache，数字协处理器，突发的总线方式，RISC技术。2.1 微处理器的发展概况Pentium（586）：1993年，32/64位DB，32位AB，60200MHz。超标量双流水线结构，双8KB Cache，分支预测，高性能浮点处理部件和多媒体处理部件，页面大小任选，指令固化，电源管理等。Pentium Pro，

3、P II，P III，P 4， 36位AB，3条大规模流水线，（MMX）3D NOW！，L1、L2 Cache，*上网查一下，目前的CPU的相关信息。第二章 微型计算机的内部接口2.2 80386、80486微处理器2.1 微处理器的发展概况2.3 80386/80486与存储器的接口习 题2.2.1 80386的内部结构IPU16B指令预取队列IDU指令译码队列（3条）EUALU和寄存器SU逻辑地址线性地址PU线性地址物理地址BIU总线请求判优数据地址判优控制信号驱动MEMI/OMMU指令内部代码线性地址物理地址双流水线SUPU MM支持多任务2.2 80386/80486微处理器80386

4、-体系结构（1） 采用流水线和指令重叠执行技术；存储体管理分段分页保护技术；片内存储管理技术；虚拟存储器技术；支持微机环境下的多用户多任务操作系统。2.2 80386、80486微处理器2.2.180386的内部结构80386-体系结构（1）流水线（pipeline）技术：将每条指令分解成多步，并且不同指令的各步重叠操作，以实现几条指令的并行操作，加速程序的执行速度。2.2 80386、80486微处理器2.2.180386的内部结构80386-体系结构（1）虚拟存储器技术：在内存储器和外存储器之间增加一定的软件和硬件支持，形成一个有机的整体。将程序预先放在外存，由系统软件统一调度和管理，按照

5、某种置换算法将程序依次调入内存中执行。从使用者的角度看，是一个速度接近内存而容量且与外存相当的虚拟存储器。 2.2 80386、80486微处理器2.2.180386的内部结构80386的三种工作方式（2）实地址方式；保护方式；虚拟8086方式.2.2 80386、80486微处理器2.2.180386的内部结构80386的三种工作方式（2）实地址方式：在上电或复位时便进入实地址方式。其寻址机构、存储器管理、中断处理和8086一样。字长16位，也允许访问32位寄存器，但在指令中加上前缀表示越权存取；寻址空间为1MB，每段64KB，不分页，不用虚拟地址概念。程序在最高级上（0）运行。2.2 80

6、386、80486微处理器2.2.180386的内部结构80386的三种工作方式（2）保护方式：在实地址方式下初始化后即转到保护方式（存储器的保护）。存储器采用虚拟地址方式，寻址机构通过一种描述符表的数据结构来实现对内存单元的访问；程序中使用的为逻辑地址空间，利用MMU将外存（如磁盘）的有效地址映射到内存，使逻辑地址空间大大超过实际物理地址空间；具有4级保护功能，可实现程序之间、用户程序与操作系统之间的隔离和保护。2.2 80386、80486微处理器2.2.180386的内部结构80386的三种工作方式（2）虚拟8086方式：在保护方式下通过软件可切换到虚拟8086方式。可执行8086程序；

7、段寄存器左移4位加偏移量为线性地址；寻址空间为1MB，可分页；在多任务系统中，可将其中一个或多个任务使用虚拟8086方式，；程序在最低特权级上（3）运行，某些特权指令不能使用。2.2 80386、80486微处理器2.2.180386的内部结构80386的流水线（3）指令流水线：由BIU、IPU、IDU和EU构成，各部件独立并行工作。BIU控制32位DB和32位AB的信息传输，实现指令和数据的存取；IPU在总线空闲时从MEM中读取指令放入16B指令预取队列；IDU从中取出指令并将其译为内部代码，放入3条指令长度的先进先出译码指令队列；EU在当前指令接近完成时，就启动下一条指令的微程序。2.2

8、80386、80486微处理器2.2.180386的内部结构80386的流水线（3）地址流水线：由SU、PU和BIU组成。逻辑地址就是程序中使用的地址，由16位选择子和32位偏移量（即由基址、变址、偏移量等得出的有效地址）得出；SU通过查段描述符表得到基地址，加偏移量得到32位的线性地址；PU再将线性地址转换成物理地址，如果不分页，则线性地址就是物理地址。2.2 80386、80486微处理器2.2.180386的内部结构80386的描述符表（4）TSS段选择子或任务门CS、DS、SS.全局描述符表(GDT)代码段/数据段/堆栈段.32位基地址和16位界限值段描述符任务描述符LTD描述符任务状

9、态段(任务:代码,数 据, 堆栈)局部描述符表(LDT).GDTRLDTR中断门段描述符中断句柄(代码,堆栈)2.2 80386、80486微处理器2.2.1 80386的内部结构80386的描述符表（4）调用门段选择子局部描述符表(LDT) 异常句柄(代码,堆栈)32位基地址和16位界限值段描述符调用门LDT陷阱门段选择子 保护过程(代码,堆栈)2.2 80386、80486微处理器2.2.1 80386的内部结构80386两级存储管理（5）分段管理：三种描述符表，GDT、LDT和IDT，前两个给出段基址，后一个给出中断服务子程序入口。这些表都放在存储器中，每个描述符8B，选择子的前13位是

10、此段对应的描述符在表中的索引地址。系统中设置一个公用的GDT，再为每一个任务建一个LDT，和所有任务有关的公用段（通常为操作系统使用的）的描述符放在GDT中。LDT也看成一个特殊的段。2.2 80386、80486微处理器2.2.1 80386的内部结构80386两级存储管理（5）分页管理：每页4KB。在多任务系统中，只须把每个活动任务的少量页面放在存储器中。PU用页组目录项表和页表实现地址转换。前者中每一项对应一个页表，页表中每一项对应物理存储器中的一页。2.2 80386、80486微处理器2.2.1 80386的内部结构SU地址的转换（6）48位逻辑地址16位段选择子32位偏移量13位索

11、引T1RPL32位段基址32位段基址GDTLDTT1=0T1=1+线性地址2.2 80386、80486微处理器2.2.1 80386的内部结构PU地址的转换（7）0000000100100011010101100111010032位线性地址x4CR300000000+10位页组目录表010H00005Hx410位+8D4H000058D4H0003CH674H+0003C674H0003C000H页表MEM1页物理地址2.2 80386、80486微处理器2.2.1 80386的内部结构2.2.2 80386内部寄存器通用寄存器：原寄存器前加一个E，即EAX，这样AH、AL、AX、EAX都可

12、以用，从而实现向下兼容。段寄存器：CS、SS、DS、ES、FS、GS，段基地址不再是其左移4位得到的，而是通过段寄存器查段描述符表而得到。标志寄存器：VM RF NT IOPL OF DF IF TF SF ZF AF PF CF，其中IOPL为I/O特权标志位，表示CPU当前正在执行任务的特权级，一般DOS内核为0级，DOS为1级，其它系统软件（如DBMS）为2级，用户程序为3级；NT为嵌套任务标志，表示CPU当前执行的任务是否嵌套于另一任务之中；RF为恢复标志位，调试时使用；VM为虚拟8086方式位。2.2 80386、80486微处理器2.2.2 80386内部寄存器指令指针：EIP（3

13、2位），将要执行的指令地址的偏移量。控制寄存器：CR0CR3，保存所有任务的状态。 CR0：标志寄存器。 CR1：保存页故障线性地址。 CR3：提供当前任务的页目录表基址。2.2 80386、80486微处理器2.2.2 80386内部寄存器系统地址寄存器： TR 、 LDTR、 GDTR、IDTR。 TR（任务寄存器）：提供任务状态段TSS在内存中的位置。任务通常就是进程或应用程序。 LDTR（局部描述符表寄存器）：保存LDT的基地址和属性等。 GDTR（全局描述符表寄存器）：保存GDT的基地址和属性等。 IDTR（中断描述符表寄存器）：保存IDT的基地址和属性等。2.2 80386、804

14、86微处理器2.2.3 80386的引脚Vcc，Vss：电源线和地线。D0D31：数据线。A2A31， BE0BE3：地址线。HOLD，HLDA：总线请求保持信号，其它主设备（如8037）用于向80386请求总线使用权；总线保持响应信号，80386用于放弃对总线的控制权，进入保持响应状态（如DMA周期）。 INTR，NMI：中断请求信号（后者为可屏 蔽），表示有外部设备向CPU提出中断请求。MOV AL/AH，0/1/2/3H MOV AX，0/2H MOV EAX，0/4H2.2 80386、80486微处理器2.2.3 80386的引脚M/IO：存储器/IO操作。W/R：读/写信号。二者结

15、合可产生MEMR、MEMW、IOR和IOW。D/C：数据/控制信号。如输入中断向量，则为控制信号。LOCK：总线锁定信号。禁止其它主控设备的总线请求权。ADS：地址状态信号。表示总线周期信号有效，地址及控制信号（W/R、M/IO、D/C等）正在发出。 READY，BUSY，PEREQ，BS16，RESET，CLK：略。2.2 80386、80486微处理器2.2.4 80486增加的部分浮点处理单元：相当于将80386和80387集成在一个芯片内。高速缓存：8KB Cache，片内高速缓存。RISC技术：降低了每条指令执行时间。突发式总线的总线技术：即给出一个地址后， 与其相关的一组数据（25

16、6B）都可以 进行输入输出操作。2.2 80386、80486微处理器第二章 微型计算机的内部接口2.3 80386/80486与存储器的接口2.2 80386、80486微处理器2.1 微处理器的发展概况习 题地址译码器：对地址总线上的地址信号进行译码，产生存储器芯片的片选信号。如TTL芯片，GAL或PAL 芯片。地址锁存器：锁存地址信号。当地址信号与其它信号分时复用时，或地址信号在整个总线周期内需要保持时，无论是送到译码器还是送到存储器芯片上的地址信号，均需要锁存。数据收发器：主要是提高数据总线的驱动能力，另外三态门也有控制数据流向的作用。这两种一般都由 TTL电路构成。2.3 CPU与存

17、储器的接口 DRAM刷新：为节约成本内存一般是由DRAM 组成，它需要每隔一定时间进行刷新，否则信息会丢失。 DRAM x 4 DRAM x 474F245x 480386D31D0CASCASCASCAS74F37374F258A11A3A20A12定时器计数器A8A0RFRQ82384CLKPALRAS1RAS0PAL256KB256KBBE3BE0BE3BE0W/RM/IOADSWEWERASRASA8A0DIN/DOUTDIN/DOUTA8A0锁存器A22.3 CPU与存储器的接口存储器模块（内存条）单列直插存储器模块（SIMM）：如30线内存条（8/9位）。双列直插存储器模块（DIM

18、M）：如72线内存条（32/36位）、 168线、184线内存条（64位）。M1M2M3RAS CAS WE OERAS CAS WE OERAS CAS WE OEDQ1DQ4 A0A8/A9DQ1DQ4 A0A8/A9 A0A8/A9CAS8D8VssWECASRASDQ0DQ3 DQ4DQ7 Q82.3 CPU与存储器的接口30线内存条与8088的接口（286必须插2条） DRAM x 4 DRAM x 474F245x 480386D31D0CASCASCASCAS74F37374F258A11A3A20A12256KB256KBBE3BE 0BE3BE0W/RM/IOWEWERASR

19、AS A8A0DIN/DOUTDIN/DOUTA8A0例 80386与72线内存条的接口A21A31A21A31MEMW锁存器行地址列地址A2A22.3 CPU与存储器的接口CACHECache的作用：用小容量的SRAM作为高速缓冲存储器，用DRAM作为内存，通过前者获得高速度，通过后者获得低成本和较小的体积，从而提高系统的性能价格比。Cache的原理：将Cache主体和主存分成大小相同的块，每一块由若干个字节组成。每当CPU给出一个内存地址时，Cache系统的地址变换部件对该地址进行判断，其是否在Cache中，是则将数据读出或写入，否则将从主存中读取或写入，同时将数据写入Cache中。如果此

20、时Cache已满，则根据替换算法用主存中的块数据替换Cache中的块数据，并修改有关地址映象关系和Cache使用标志。2.3 CPU与存储器的接口FPR RAM（Fast Page Mode RAM）：如果一个数据与前一个数据的行地址相同，则内存控制器只要给一个列地址即可（PM模式）。其读取过程为：先给一个行地址及RAS，然后周期性的发列地址和CAS信号。 EDO RAM（Extended Data Output）：在CAS为高电平时并不阻止数据输出。当连续存取数据时，因交错关系，可使内存控制器省去用于发列地址信息的10ns等待时间。BEDO RAM（Burst EDO RAM）：在提供了内存

21、地址后，CPU假定其后的三个地址（连续的），并自动把它们欲取出来，即CPU能够以5-1-1-1突发模式读数据。SDRAM（Synchronous DRAM）：所有的输入输出信号保持与系统时钟同步。他采取的是管道处理技术，即指定一个特定地址，就可读出多个数据。第一步指定地址，第二步把数据从存储地址传道输出电路，第三步输出数据，他们各自独立进行且 与CPU同步，流水线方式。内存新技术（一）DRAMRDRAM（Random公司）：它把行缓冲器作为高速暂存，在访问存储器时，若行缓冲器中已有目标数据，则可直接利用（连续读取）。DDR SDRAM:管道式多Bank构架的高带宽内存:允许在时钟的上、下沿读出

22、数据。Async SRAM ：比DRAM快些，但不能与CPU 保证同步。Sync Burst SRAM：在总线速度为66MHz时，SB SRAM可无延迟地以2-1-1-1突发模式传输数据，否则只能以3-2-2-2突发模式传输数据。它可达8.512ns“地址数据”时间。Pipeline Burst SRAM：通过使用输入输出寄存器可形成象“管道”那样的数据流水线传输模式,即用现行的地址提供数据的同时能提前存取下一地址。它可以匹配133MHz的总线,可达4.58ns的地址数据时间。 Flash Memory: 电可擦非易失性半导体存储器,类似EEPROM, 兼有ROM和RAM的性能,多用于BIOS、Modem和一些网络设备。内存新技术（二）SRAM常规内存：低端的640KB，RAM，供DOS及应用程序使用。保留内存：高端的384KB，其中低128KB是显示缓冲区（RAM），高64KB是系统的BIOS（ROM），其余192KB保留。扩充内存（EMS）：软硬件结合，需要一个安装在I/O槽口（ISA）的内存扩充卡和一个称为EMS的扩充内存管理程序（如EMM386.Ex