1-pld发展概述ppt课件

1、FPGA原理与设计超大规模集成 (Very Large Scale Integration ：VLSI) 电路是一种将大量晶体管组合到单一芯片的集成电路，其集成度大于大规模集成电路。计算机里的控制中心微处置器就是超大规模集成电路的最典型实例。.数字集成电路分类.FPGA设计流程.FPGA设计方法层次化设计是VLSI 设计中最广泛运用的方法，硬件描画言语是VLSI系统设计中开展层次化设计的理想工具。自顶向下的设计：一个系统的描画可以从最高笼统的构造依此向下到达最根本的逻辑门或者开关。.PLDPLD :Programmable Logic Devices可编程逻辑器件(PLD) 是近几年来大规模集

2、成电路开展最快的产品。PLD将在今后相当长的时间内发扬更广泛作用。PLD的运用将大大简化大规模集成电路设计流程，缩短设计周期，同时设计本钱和制造本钱将进一步降低。.PLD设计以计算机为任务平台，以相关设计软件工具为开发环境，以硬件描画言语HDL为设计言语，以PLD器件为载体，以ASIC或者SOC芯片为设计目的的电子产品自动化设计过程。.学好PLD设计的几个要求 要熟习PLD器件的内部构造，要了解可编程逻辑器件的根本原理 要了解层次化的设计思想，在了解PLD器件硬件构造根底上了解综合的意义。要了解PLD设计的效力对象。数字逻辑知识是根本。 .FPGA原理与设计课程安排PLD器件引见开发平台引见：

3、MAX PLUS IIHDL硬件设计言语引见：VHDLVHDL言语深化引见CPLD/FPGA器件相关硬件电路引见实验.20世纪70年代，熔丝编程的PROM和PLA器件是最早的可编程逻辑器件。20世纪70年代末，对PLA进展改良，推出了PAL器件。20世纪80年代初，发明了电可擦写的GAL器件。20世纪80年代中期，Xilinx公司提出了现场可编程的概念，推出了第一片FPGA。20世纪80年代末，Lattice公司推出了系列CPLD器件。20世纪90年代后期，可编程器件集成电路技术进入了飞速开展阶段，可用逻辑门数超越百万，并出现了内嵌复杂功能的模块如加法器，乘法器，RAM，CPU，DSP，PLL

4、。PLD器件的开展历程.消费PLD器件的主要企业Lattice公司：ispLSI、ispMACH等CPLD系列以及EC、ECP等FPGA系列。Xilinx公司： CoolRunner、XC9500等CPLD系列以及XC4000、Spartan以及Virtex等FPGA系列。Altera公司：MAX、FLEX、APEX、ACEX，Cyclone以及MAX2，Cyclone2系列Actel公司：.三大可编程逻辑器件公司样片.PLD器件分类从集成度区分： 低密度PLD器件和高密度PLD器件。从编程构造上区分： “与-或阵列式和“SRAM查找表 式从编程工艺上区分： 熔丝型，反熔丝型，EPROM型，E

5、EPROM型，SRAM型和FLASH型 .PLD器件构造引见低密度PLD器件构造引见CPLD器件构造引见FPGA器件构造引见 .与或阵列. 常用门电路在PLD中的表示法 (a)与门；(b)或门；(c)输入缓冲器；(d)三态输出缓冲器；(e)非门.根本PROM构造 .根本PLA构造 .根本PAL构造 .根本GAL构造 .GAL器件宏单元构造 .低密度PLD器件比较.高密度PLD器件CPLDFPGA.Altera的MAX7000系列主要包括 逻辑阵列块(Logic Array Block LAB)宏单元(Macro Cell)扩展/并行乘积项可编程连线阵列(Programmable Interco

6、nnect Array PIA)IO控制块 .Altera MAX7000 系列 构造图 4个类似的逻辑阵列块LABLogic Array Block每个LAB中有16个宏单元此芯片有64个宏单元可编程的I/O控制块可控制每个I/O引脚单独为三种任务方式：输入、输出和双向芯片内部的一切单元都是经过内连矩阵PIA衔接起来主要组成：LAB逻辑阵列块PIA可编程内联 矩阵I/O控制块.可编程内连矩阵PIAProgrammable Interconnection ArrayPIA信号来源:公用输入引脚 I/O引脚宏单元的输出编程单元：它控制两输入端的与门能否传送对应的PIA信号去LAB，实现软开关作用

7、。.I/O控制块每个I/O引脚允许三种任务方式：1.输入方式2.输出方式3.双向任务方式三态门有多种使能信号，使三态控制更灵敏。这些信号包括：Vcc，GND，I/O信号，宏单元信号输出，及公用输入信号。使能信号选择矩阵三态缓冲.GlobalClockGlobalClear36 个可编程互连信号16个扩展乘积项去 I/O控制块7000 有两个全局时钟乘积项选择矩阵VCCDENAPRnCLRnQ清零信号Clock使能控制端可旁路存放器共享逻辑的扩展来自其他逻辑单元的并行扩展去 PIA可编程存放器宏单元MacroCell宏单元模块组成:与逻辑阵列乘积项选择矩阵可编程存放器“与逻辑阵列实现组合逻辑函数

8、中的乘积项。每个宏单元提供5个乘积项。它与GAL的宏单元相比，信号中添加了16根扩展乘积项，大大加强了实现组合函数的才干。“乘积项选择矩阵用于分配乘积项：1.到或门和异或门实现组合函数2.到宏单元触发器的辅助输入端： 去除端Clear 置位端Preset 时钟端Clock“可编程存放器使EPLD宏单元中的触发器比GAL的功能更强、更灵敏：1.可编程实现D、T、JK或RS触发器2.可编程时钟控制方式3.可编程异步、同步时序电路.扩展乘积项,包括共享扩展乘积项和并联扩展乘积项1.共享扩展乘积项：功能：大多数逻辑函数由5个乘积项之和就可以实现。这样用一个宏单元即可。对于复杂的逻辑函数，需求附加乘积项

9、能实现。共享扩展乘积项是由每个宏单元提供一个未投入运用的乘积项。每个LAB有16个宏单元，因此有16个共享扩展乘积项。共享扩展项为同一LAB内的恣意或全部宏单元共享。.2.并联扩展乘积项：并联扩展乘积项是一些宏单元没有运用的乘积项可以分配到临近单元运用。使有的宏单元最多可达20个乘积项，而这其中5个乘积项由本宏单元提供，其他15个并联扩展乘积项是由临近的宏单元提供的。并联扩展乘积项的传送通道.Altera的FLEX10K系列主要包括 嵌入式阵列块EAB逻辑阵列块LAB逻辑单元(LE)快速通道FTI/O单元 .FPGA根本构造 .Altera FLEX10K 系列 构造图 .IO构造IOE .Altera MAXFLEX10K 系列 逻辑单元LE .查找表构造LUT .特性CPLDFPGA结构工艺乘积项结构查找表加寄存器结构触发器数量少多规模和复杂度规模小，复杂度低规模大，复杂度高时延Pin-Pin延