集成电路考点总结

1、填空1、集成电路的加工过程主要是 三种基本操作：形成某种材料的薄膜；在薄膜材料上形成 所需要的图形；通过掺杂改变材料的电阻率或杂质类型。2、晶体管有源区、沟道区、漏区统称为有源区，有源区以外的统称场区。3、当MOS晶体管加有衬底偏压时，其阈值电压将发生变化，衬底偏压对阈值电压的影响叫衬偏效应（或体效应）。P914、MOS存储器分为随机存储器（RAM）只读存储器（ROM）。MOS管的RAM存储器分为 动态随机存储器（DRAM）,静态随机存储器（SRAM）。5、MOS晶体管分为 n沟道MOS晶体管、p沟道MOS晶体管 两类。6、富NMOS电路与 富NMOS电路 不能直接级联，但可采取 富NMOS与

2、富PMOS 交 替级联的方式（多米诺电路）。7、CMOS集成电路是利用 NMOS和PMOS互补性 改善电路性能的集成电路。在P型衬底上用n阱工艺制作CMOS集成电路。8、等比例缩小理论包含 恒定电场等比例缩小理论 （CE）、恒定电压等比例缩小理论 （CV）、 准恒定电场等比例缩小理论（QCE）。名词解释1、短沟道效应：MOS晶体管沟道越短，源漏区PN结耗尽层电荷在总的沟道耗尽层电荷中占的比例越大，使实际由栅压控制的耗尽层电荷减少，造成阈值电压随沟道长度减小 而下降。2、多米诺CMOS电路：为避免预充-求值动态电路在预充期间的不真实输出影响下一级电路的逻辑操作，富NMOS与富NMOS电路不能直接

3、级联，而是采用富NMOS与富PMOS 交替级联的方式，或用静态反相器器隔离。3、MOS晶体管阈值电压：沟道区源端半导体表面达到强反型所需要的栅压，假定源和 衬底共同接地（对 NMOS）。4、亚阈值电流：在理想白电流-电压特性中，当 Vgs Vt时，Id=0,而实际情况是当VgsVt时，MOS晶体管表面处于弱反型状态，此时Id很小但不为零，此电流称为亚阈值电流。5、瞬态特性：当加在MOS晶体管各端点的电压随时间变化时，会引起MOS晶体管内部电荷相应变化，从而表现出电容特性。6、传输门阵列逻辑：用传输门串、并联可以构成一个比较规则的电路形式，这种电路形 式叫传输门阵列。7、集成电路的设计方法： 基

4、于PLD （可编程逻辑器件）的设计方法，半定制设计方法， 定制设计方法。半定制版图设计：是基于母片的设计，已完成大部分的工艺加工步骤，设计者只需在母片的基础上根据设计要求进行定制即可。例如基于门阵列的半定制设计（分为基于有布线通道的门阵列和基于无布线通道的门阵列（门海）。定制设计方法： 分为全定制设计方法，和基于单元的定制设计方法。全定制设计方法： 全定制版图设计就是由版图设计师绘制每一个MOS管、每一条互连线的图形并使它符合版图设计规则要求的一种设计方法。基于单元的定制设计方法：整个芯片的设计是基于已预先设计好的电路模块（称之为单元），设计者只需要利用这些电路单元完成后续设计和验证即可。8、

5、（补充）ESD保护：静电释放是 MOS集成电路设计中必须考虑的一个可靠性问题， 静电释放对CMOS集成电路的损伤不仅会引起 MOS器件栅击穿，还可能诱发电路内部 的闩锁效应，防止 ESD应力损伤的方法是在芯片的输入、输出端增加ESD保护电路。作用是：一：提供ESD电流释放通路。二：电压钳位，防止过大的电压加在 MOS器件上。逻辑表达式画电路图1、二输入与非门:Ma2、二输入或非门:Mp】M盟AMriY=A+BMm多晶硅 圈铝线 口面源区 匚二阱问答题简述CMOS逻辑电路功耗，并简述含义动态功耗Pd：是电路在开关过程中对输出节点的负载电容充放电所消耗的功耗, 也叫开关功耗。短路功耗Psc：在输入

6、信号上升或下降过程中，在Vtn Vin Vdd+Vtp范围内将使NMOS管PMOS管都导通，出现从电源到地的直流导通电流，引起开关过 程中的附加的短路功耗。静态功耗Ps：理想情况下，CMOS逻辑电路静态功耗为零， 但由于泄漏电流的存在，使实际CMOS电路静态功耗不为零，泄漏电流导致静态功耗的出现。画图并解释N阱CMOS闩锁效应N阱CMOS剖面图寄生双极晶体管的等效电路发生闩锁效应后的I-V特性2、由于N阱CMOS结构中的横向寄生 NPN晶体管和纵向寄生 PNP晶体管形成正反馈 电路结构，在特定的外部条件下，将发生 N阱CMOS电路电源和地线之间的低电阻状 态，即发生闩锁效应。（或者写书P27上

7、的）3、说明CMOS反相器输入上升时间、下降时间定义上升时间（tr）:输出从0.1Vdd上升到0.9Vdd所需要的时间。下降时间（tf）:输出从0.9Vdd下降到0.1 Vdd所需要的时间。4、简述CMOS逻辑电路传输延迟时间定义、输入延迟时间：从输入信号上升边的50%到输出信号下降边的 50%所经历的延迟时间。输出延迟时间： 从输入信号下降边的50%到输出信号上升边的 50%所经历的延迟时间。5、体效应（衬偏效应）如何影响逻辑晶体管阈值电压在电路工作时，加较大负Vbs,使源区-沟道-漏区相对衬底之间的 PN结反偏，从而使耗尽层电荷增加，因而表面达到强反型所需要的栅电压也增大，也就是使阈值电压

8、增大。（P91）相反，器件截止时，加小的正向衬底偏压，使阈值电压减小。6、CMOS反相器最大噪声容限（Vnl输入低电平噪声容限；Vnh输入高电平噪声容限）由极限输出电平定义的噪声容限（p219）VNL =Voff -0=VoffVNH =VDD -Von由单位增益点定义的噪声容限Vnl =Vci-0=VciVNH =VDD -VC26.3、由反相器逻辑阈值定义的最大噪声容限Vnlm=v it -0=VitVNHM =VDD -Vit如果当CMOS反相器采用对称设计时,、，1、，Vit = VDD2VNLM =VNHM =T VDD2（主要在 p219- p221 ）其他1、CMOS版图设计规则

9、： 为了保证制作的集成电路合格并保证一定的成品率，不仅要严格 控制各种工艺参数，而且要有设计正确合理的版图，在设计版图时必须严格遵守的某些 限制，称为版图设计规则。2、试说明MOS晶体管的亚阈值电流。答：在 f s 2 f范围内，MOS晶体管处于表面弱反型状态， 这个区域叫做亚阈值区。由于亚阈值区沟道中存在反型载流子，因而电流不为零。3、可恢复逻辑电路：当输入逻辑电平偏离理想电平时，能使偏离理想电平的信号经过几级电路逐渐收敛到理想工作点，最终达到合格的逻辑电平的电路。4、为什么说CMOS反相器是可恢复逻辑电路：CMOS反相器具有可恢复逻辑性是因为CMOS反相器的电压传输特性曲线共有这样的特点:

10、在稳定的输出高电平或输出低电平区，电路的增益很小，而在逻辑状态转变区电路的增益很大。5、如图还应考虑到串联支路的中间节点电容的影 响.（p241）中间节点电容来源于串联 MOS管之间的源、漏 区电容。对于下拉（N）串联支路，为了避免中间节点 电容对下降时间的影响，应使晚来的信号接到最靠 近输出节点的MOS管上。这样先来的信号使下面（靠 近Gnd ）的MOS管导通，先对中间节点放电。这样有利于提高电路的响应速度。6、画出实现逻辑功能的电路 （动态特性）书上P2647、电荷分享（书上p266）8、预充求值电路9、CMOS传输门（CPL/DPD看书1电路最局工作频率 f=（书上p228）2max （

11、tr,tf）传输延迟时间（书上 p225）电路的平均传输延迟时间：t = t pHL +t pLHp 21如果测出环形振荡器的工作频率为f,则每级CMOS反相器的延迟时间为：t = p 2nf其中n是反相器的级数，其为奇数时才会发生振荡。补充：1、自对准工艺：利用多晶硅耐高温、可做离子注入掩蔽物的特性，先制作多晶硅栅，然后以多晶硅栅极做掩蔽物进行离子注入，在栅极两侧形成源、漏区，实现栅-源-漏自对准工艺。2、温伯格布线策略：在全定制版图设计方法中，输入和输出信号与电源线/地线平行，与构成 MOS管的扩散区垂直的一种布线策略。3、尤拉路径：在路径图中，能达到图中所有节点并且每条边都只访问一次的路径，称为尤拉路径。4、小尺寸MOS晶体管的五个二级效应：短沟道效应，饱和区沟道长度调制特性，窄沟道效应，迁移率退化和速度饱和效应，热 电子效应。5、请简述集成电路设计过程中的六个抽象级别和每个级别的表现形式：.系统级，自然语言描述。2.行为级，可执行程序。3. RTL级，时序状态机。 4.逻辑级，逻辑门。5.电路级，晶体管。6.版图级，多边形。6、CMOS反相器直