关于eda的的课设

1、1概述1.1设计背景和意义用HDL对数字系统进行抽象的行为与功能描述到具体的内部线路结构，从而可以在电子设计的各个阶段、各个层次进行计算机模拟验证，保证设计过程的正确性，可以大大降低设计成本，缩短设计周期。EDA工具之所以能够完成各种自动设计过程，关键是有种类库的支持，如逻辑仿真时的模拟库、逻辑综合时的综合库、版图综合时的版图库、测试综合时的测试库等。某些HDL本身也是文档型的语言（如VHDL），极大地简化了设计文档的管理。EDA中最为瞩目的功能，最具现代化电子设计技术特征的功能，是日益强大的逻辑设计仿真测试技术。极大地提高了大规模系统电子设计的自动化程度。EDA的发展趋势，表现在以下几个方面

2、：超大规模集成电路的集成度和工艺水平不断提高，深亚微米（Deep-Submicron）工艺，如0.13um、90nm已经走向成熟，在一个芯片上完成的系统级的集成已经成为可能。由于工艺不断减小，在半导体材料上的许多寄生效应已经不能简单地补码忽略，这就对EDA工具提出了更高的要求。同时，也使得IC生产线的投资更为巨大。高性能的EDA工具得到长足的发展，其自动化和智能化程度不断提高，为嵌入式系统设计提供了功能强大的开发环境。1.2设计任务课程设计的任务：此信号发生器可产生占空比可调的方波，高低电平的维持间由6位二进制数控制。1.3设计目的熟练掌握预置计数器的描述方法。掌握VHDL语言反馈信号的处理。

3、设计正负脉冲宽度可调的数控调制信号发生器。1.4设计要求写出各模块的源程序。画出详细电路图并分析电路的工作原理。画出电路工作时序波形图。书写心得体会。2原理设计及层次划分2.1工作原理反馈控制反馈控制进位脉冲进位脉冲计数器 A计数器 B时钟脉冲选 择电 路输出信号图5：正负脉宽数控调制信号发生器框图预置计数器比普通计数器多了一个预置端LD和预置数据端DATA。当LD=1（或0）时，在下一个时钟脉冲过后，计数器输出端输出预置数DATA。图5是正负脉宽数控调制信号发生器电路的框图。从图中可以看到输出脉宽调制信号由计数器A、B的进位脉冲信号控制。计数器A的进位脉冲使输出信号输出正脉冲，计数器B的进位

4、脉冲使输出信号输出负脉冲，同时反馈信号使计数器A、B分别重新置数，从而达到控制正负脉冲宽度的目的。2.2层次划分1.可自加载加法计数器LCNT82.1000Hz分频器DIV3.6进制计数器CNT64.段选译码器SEG7DEC5.顶层文件PULSE3软件设计3.1 LCNT8模块代码设计取计数器的端口为：脉冲输入端CLK、加载使能输入端LD（高电平有效）、预置输入端D、计数进位输出端CAO。当脉冲CLK上升沿到来之时，若加载使能端LD有效，则通过预置端D可对计数器进行预置数。之后，计数器就以此预置数为始，一直加1计数。至计数到255时，输出端CAO输出1。框图如图2.1。其VHDL程序如下：LI

5、BRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LCNT8 ISPORT(CLK,LD:IN STD_LOGIC;D:IN INTEGER RANGE 0 TO 255;CAO:OUT STD_LOGIC);END LCNT8;ARCHITECTURE BEHAVE OF LCNT8 ISSIGNAL COUNT:INTEGER RANGE 0 TO 255;BEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1THENIF LD=1THEN COUNT=D;ELSE COUNT=COUNT+1;END IF;END

6、IF;END PROCESS;PROCESS(COUNT)BEGINIF COUNT=255 THEN CAO=1;ELSE CAO=0;END IF;END PROCESS;END BEHAVE;图3.1 可自加载加法计数器框图3.2 DIV模块代码设计LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;USE IEEE.STD_LOGIC_ARITH.ALL;ENTITY DIV ISGENERIC(DATAWIDTH:INTEGER:=25);PORT(CLK:IN STD_LOGIC;QO:O

7、UT STD_LOGIC);END;ARCHITECTURE BHV OF DIV ISSIGNAL COUNT:STD_LOGIC_VECTOR(DATAWIDTH-1 DOWNTO 0);BEGINPROCESS(CLK)BEGINIF RISING_EDGE(CLK)THENIF COUNT=20000 THENCOUNT0);ELSE COUNT=COUNT+1;IF COUNT10000 THENQO=0;ELSEQO=1;END IF;END IF;END IF;END PROCESS;END BHV;3.3 CNT6模块代码设计LIBRARY IEEE;USE IEEE.STD_

8、LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY COUNT6 ISPORT(CLK:IN STD_LOGIC;CNTOUT:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0);END;ARCHITECTURE BHV OF COUNT6 ISBEGINPROCESS(CLK)BEGINIF CLKEVENT AND CLK=1THENIF CNTOUT5 THENCNTOUT=CNTOUT+1;ELSE CNTOUT0);END IF;END IF;END PROCESS;END;3.4 SEG7DEC模块代码设计

9、LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CHANGE ISPORT(D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);DOUT:OUT STD_LOGIC_VECTOR(11 DOWNTO 0);END CHANGE;ARCHITECTURE BHV OF CHANGE ISBEGINPROCESS(D)BEGINCASE D ISWHEN00000000=DOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTDOUTCLK,LD=LD1,D=A,CAO=

10、CAO1);U2:LCNT8 PORT MAP(CLK=CLK,LD=LD2,D=B,CAO=CAO2);PROCESS(CAO1,CAO2)BEGINIF CAO1=1THEN PINT=0;ELSIF CAO2EVENT AND CAO2=1THEN PINT=1;END IF;END PROCESS;LD1=NOT PINT;LD2=PINT;POUT=PINT;END BEHAVE;图3.5正负脉宽数控调制信号发生器的核心部分4仿真及测试4.1 DIV仿真波形图4.1 DIV仿真仿真分析：任意给一个时钟信号，分频器将高频信号分成低频信号。4.2计数器仿真波形图4.2计数器仿真仿真分析：

11、预置数D5.0为任意六位二进制数，预置端LD为1时加载预置数，否则继续计数，当计到63时，输出为1，然后继续从0开始计数。4.3顶层文件仿真输入取A=252，B=254。可得到仿真波形，如图4.1：图4.3顶层文件仿真波形5总结在传统的数字电子系统或IC设计中，手工设计占了较大的比例。一般都是先按电子系统的具体功能要求进行功能划分，然后对每个子模块画出真值表，用卡诺图进行手工逻辑简化，写出布尔表达式，画出相应的逻辑线路图，再据此选择元器件，设计电路板，最后进行实测与调试。显然，手工设计的缺点让人越来越不可接受。故而，EDA技术变得越来越重要，作为当代大学生，要与时俱进，更要掌握这种电子自动化设计。通过EDA的模拟编译、适配、仿真，可以大大缩短设计周期，降低设计成本。EDA仿真测试技术只需通过计算机就能对所设计的电子系统从各种不同层次的系统性能特点完成一系列准确的测试与仿真操作，在完成实际系统的安装后，还能对系统的目标器件进行所谓