存储系统n课件

1、计算机组成原理第10章 存储系统第10章 存储系统10.1 存储器概述10.2 随机读写存储器RAM10.3 只读存储器和闪速存储器10.4 高速存储器10.5 Cache 存储器10.6 虚拟存储器10.1 存储器概述存储器的发展评价存储器性能的主要指标存储器分类多层次存储体系结构10.1 存储器概述存储器的发展第一台电子计算机用的是电子管触发器；此后经历过：汞延迟线磁带磁鼓磁芯（1951年始）半导体磁盘光盘纳米存储汞延迟线磁鼓磁芯10.1 存储器概述存储器的发展主存的重要作用及主存器件发展史总结图表：输入的数据要输出的数据程序中间数据控制器运算器指令数据外设外设主 存主存的重要作用图示10

2、.1 存储器概述存储器的发展主存的重要作用及主存器件发展史总结图表：时 代元 件存取周期存储容量*1磁鼓等12s2K字节2磁芯2.18s 32K字节3磁芯750ms1M字节3.5IC，LSI320ms8M字节4VLSI312ms128M字节10.1 存储器概述存储器的发展存储器的容量进化Bit(b) Byte(B) KiloByte(KB) MegaByte(MB) GigaByte(GB) TeraByte (TB)PetaByte(PB) ExaByte (EB) ZetaByte(ZB)YottaByte(YB) NonaByte(NB) DoggaByte (DB)单位名称常规十进制表

3、示存储器容量表示K（Kilo）1K10310001K2101024M（Mega）1M106103K1M220210K1 048 576G（Giga）1G109103M1G230210M1 073 741 824T（Tera）1T1012103G1T240210G1 099 511 627 776 10.1 存储器概述存储器的发展存储体系结构的发展 由主-辅二级结构发展到多层次存储体系结构。 主存由单体发展到多体交叉（并行）。 采用了虚拟存储技术。10.1 存储器概述评价存储器性能的主要指标人们最关心的存储器的性能参数主要有3个：容量、速度和价格计算机的使用者希望存储器的容量要大，速度要快，价格

4、要便宜。价格存储器的价格通常用每位的价格来表示， P=C/SC存储芯片价格，S存储芯片容量（bits）。容量越大、速度越快，价格就越高。 10.1 存储器概述评价存储器性能的主要指标速度(1)存取时间（Memory Access Time）：孤立地考察某一次R/W 操作所需要的时间，以TA表示。即从向存储器发出读操作命令到数据从存储器中读出所经历的时间。(2)存储周期（Memory Circle Time）：连续启动两次独立的访问存储器操作所需要的最小时间间隔，以TM表示。又称为访问周期、存取周期、读写周期等。(3)频带宽度Bm：单位时间内能够访问到的数据个数，也叫做存储器的数据传输率：Bm=

5、W/TM（位/秒）W：每次R/W 数据的宽度，一般等于Memory字长。TM存储周期。在以上3个参数中，存储周期是最重要的参数，它能够全面反映存储器的工作速度。10.1 存储器概述存储器分类按存储介质分类：磁表面/半导体存储器按存取方式分类：随机/顺序存取（磁带）按读写功能分类：ROM，RAMRAM：双极型/MOSROM：MROM/PROM/EPROM/EEPROM按信息的可保存性分类：永久性和非永久性的按存储器系统中的作用分类：主/辅/缓/控10.1 存储器概述多层次存储体系结构主存的速度总落后于CPU的需要，主存的容量总落后于软件的需要。为了解决对存储器要求容量大，速度快，成本低三者之间的

6、矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。10.1 存储器概述多层次存储体系结构通用寄存器Cache (SRAM)主存 (DRAM，SRAM)联机外部存储器 (磁盘等)脱机外部存储器 (磁带、光盘存储器等）CPU芯片内存储容量越来越大，每位价格越来越便宜访问速度越来越快主机内外部设备10.2 随机读写存储器RAM随机读写存储器RAM按存储元件在运行中能否长时间保存信息来分，有静态存储器和动态存储器两种。10.2 随机读写存储器RAMSRAM存储器存储元基本存储元是组成存储器的基础和核心，又叫记忆元件，它用来存储一位二进制信息0或1。对于SRAM而言，电路为

7、触发器结构。10.2 随机读写存储器RAMSRAM存储器存储元该电路工作原理它是由两个MOS反相器交叉耦合而成的触发器，一个存储元存储一位二进制代码，这种电路有两个稳定的状态。设T1截止T2导通，即A点高电平，B点低电平，表示“1”；T2截止T1导通，即A点低电平，B点高电平表示“0”。10.2 随机读写存储器RAMSRAM存储器存储元该电路工作原理（1）写入“1” ：首先译码选中；然后在I/O线上输入高电位，在I/O线上输入低电位，开启T5,T6,T7,T8四个晶体管把高、低电位分别加在A，B点，使T1管截止，使T2管导通，将“1”写入存储元。 写完成后译码线上高电位信号撤消，电路进入保持状

8、态。10.2 随机读写存储器RAMSRAM存储器存储元该电路工作原理（1）写入“0” ：首先译码选中；然后在I/O线上输入低电位，在I/O线上输入高电位，开启T5,T6,T7,T8四个晶体管把低、高电位分别加在A，B点，使T1管导通，使T2管截止，将“0”写入存储元。 写完成后译码线上高电位信号撤消，电路进入保持状态。10.2 随机读写存储器RAMSRAM存储器存储元该电路工作原理（2）读出： 若某个存储元被选中，则该存储元的T5,T6,T7,T8管均导通，A，B两点与位线D与D相连存储元的信息被送到I/O与I/O线上。I/O与I/O线接着一个差动读出放大器 ，从其电流方向可以判知所存信息是“

9、1”还是“0”。 （3）（存储）保持状态。10.2 随机读写存储器RAMSRAM存储器基本组成 一个SRAM存储器由存储体、读写电路、地址译码电路和控制电路等组成。存储体阵列I/O电路及R/W控制电路地址译码驱动地址线数据线读写控制信号10.2 随机读写存储器RAMSRAM存储器基本组成存储体存储体存储单元 存储元单元地址00000001 . . . . .XXXX 存储容量MARCPU存储体主要概念之间的关系图10.2 随机读写存储器RAMSRAM存储器基本组成地址译码驱动系统把CPU给定的地址码翻译成能驱动指定存储单元的控制信息。(n-2)A0A0 A0 A1 A1&字线w00&字线w01

10、&字线w10&字线w11A110.2 随机读写存储器RAMSRAM存储器基本组成地址译码驱动系统：一维和二维地址译码方案一维地址译码方案：存储体阵列的每一个存储单元由一条字线驱动，也叫单译码结构。地址译码系统的设计例子：1K 4位 RAM。例中用此方案共需字线条数为：1024条。10.2 随机读写存储器RAMSRAM存储器基本组成地址译码驱动系统：一维和二维地址译码方案二维地址译码方案：从CPU来的地址线分成两部分，分别进入X（横向）地址译码器和Y（纵向）地址译码器，由二者同时有效的字线交叉选中一个存储单元。(1K210中的一个）地址译码系统的设计例子：1K 4位 RAM可以将1K4 RAM

11、的10条地址线中6条(A0A5)用在横向，4条(A6A9)用在纵向，则共产生字线条数为：64+16=80条10.2 随机读写存储器RAMSRAM存储器芯片实例Intel 2114外部引脚功能:采用18脚封装,如下图示:注意：SRAM芯片中引脚的安排电源、数据总线、地址总线、控制总线。 2114(1K*4)181716151413121110123456789VccA7 A8 A9 I/O1I/O2I/O3I/O4WEA6 A5 A4 A3 A0 A1 A2 CS 地10.2 随机读写存储器RAMSRAM存储器存储器与CPU的连接CPU对存储器进行读/写操作：首先由地址总线给出地址信号；然后要发

12、出读操作或写操作的控制信号；最后在数据总线上进行信息交流。因此，存储器同CPU连接时，要完成地址线的连接、数据线的连接和控制线的连接。10.2 随机读写存储器RAMSRAM存储器存储器与CPU的连接存储器芯片的容量是有限的，为了满足实际存储器的容量要求，需要对存储器进行扩展。主要方法有： 位扩展法：只加大字长，而存储器的字数与存储器芯片字数一致，对片子没有选片要求。字扩展法：仅在字向扩充，而位数不变。需由片选信号来区分各片地址。位字扩展法：位扩展法和字扩展法的综合 10.2 随机读写存储器RAMSRAM存储器存储器与CPU的连接位扩展举例：使用8K X 1的RAM存储芯片组成8K X 4的存储

13、器中央处理器地址总线8KX138KX148KX128KX11数据总线D3D1D0D2A12A0A12A0A12A0A12A0D0D0D0D010.2 随机读写存储器RAMSRAM存储器存储器与CPU的连接字扩展，举例：用16K8 的芯片组成64K8的存储器解: 地址分配与片选逻辑地址片号片外 A15A14片内 A13 A12 A11A1 A0 说明1 2 340 0 0 0 1 01 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 0 1 1 1 1 1 0 0 0 0 01 1 1 1 1 0 0 0 0 0 1 1 1 1 1 最低地址 最高地址 1 01 10 10 1 10

14、.2 随机读写存储器RAMSRAM存储器存储器与CPU的连接字扩展，举例：用16K8 的芯片组成64K8的存储器A15A14A0A13WED7D0CPU2：4译码器CE16K8WECE16K8WECE16K8WECE16K8WE10.2 随机读写存储器RAMSRAM存储器存储器与CPU的连接位字扩展法举例：现有2114即1K4 RAM芯片，要构成8K X 16位主存，应该用多少片2114？画出扩展、连接图。首先计算用多少片2114：(8K16)/(1K4)=32片；然后进行位扩展：把1K4扩成1K16，用16/4=4片；最后进行字扩展：1K字8K字，用上面位扩展得到的1K16位单元共8K/1K

15、=8个，即总共用2114位84=32片10.2 随机读写存储器RAMSRAM存储器存储器与CPU的连接位字扩展法举例：用2114即1K4 RAM芯片，构成8K X 16位主存进行位扩展：把1K4扩成1K16，用16/4=4片；(1#) 2114A0A9 R/W CS D3 D2 D1 D0D15D0A9A0(2#) 2114A0A9 R/W CS D3 D2 D1 D0(3#) 2114A0A9 R/W CS D3 D2 D1 D0(4#) 2114A0A9 R/W CS D3 D2 D1 D0R/WCS10.2 随机读写存储器RAMSRAM存储器存储器与CPU的连接位字扩展法举例：用2114

16、即1K4 RAM芯片，构成8K X 16位主存最后进行字扩展：1K字8K字 (1#) 211441K16bit A0 A9 R/W CS D15 D0D015A9A0R/W(8#) 211441K16bit A0 A9 R/W CS D15 D0(2#) 211441K16bit A0 A9 R/W CS D15 D03/8译码器A12A10A110710.2 随机读写存储器RAMSRAM存储器存储器与CPU的连接芯片级存储器逻辑图应表示出: 所用存储芯片 各芯片的地址线、数据线 片选逻辑（CS） 读/写控制R/W和存储器访问线MREQ注意: 地址线、数据线的数量和方向 选片地址通过译码后产生

17、存储器的片选信号。当各芯片容量相同时，地址范围规整，可选用现成译码器；否则，可选用适当门电路。10.2 随机读写存储器RAMDRAM存储器SRAM能长久保持信息，不需刷新，工作稳定可靠。但它也有缺点：功耗大，集成度低。DRAM单元电路恰好克服了这种缺点。DRAM的出现是半导体存储技术的一大进步。10.2 随机读写存储器RAMDRAM存储器电路组成一只MOS晶体管T和一个电容C。电容C 的特点是电容值极小，充电快，又能较长时间地维持电荷。字线WTCDCD（位线）10.2 随机读写存储器RAMDRAM存储器工作原理（1）保持：C上有电荷表示存储“1”，反之为“0”。保持状态下字线为低电位，T关闭，

18、切断了C的通路，使所充电荷不能放掉。但电容总有一定的漏电阻见图，刷新的原因。字线WTCDCD（位线）R10.2 随机读写存储器RAMDRAM存储器工作原理（2）写入：字线的正驱动脉冲打开T。写“1”：在D线加高电位；写“0”：在D线加低电位。（3）读出：字线的正驱动脉冲打开T。原存“1”：电荷经T使D线电位升高；原存“0”：D线电位将降低。可见单管DRAM为“破坏性读出”电路，即信息读出后要立即恢复，否则已丢掉。字线WTCDCD（位线）R10.2 随机读写存储器RAMDRAM存储器工作原理（2）写入：字线的正驱动脉冲打开T。写“1”：在D线加高电位；写“0”：在D线加低电位。（3）读出：字线的

19、正驱动脉冲打开T。原存“1”：电荷经T使D线电位升高；原存“0”：D线电位将降低。可见单管DRAM为“破坏性读出”电路，即信息读出后要立即恢复，否则已丢掉。字线WTCDCD（位线）R10.2 随机读写存储器RAMDRAM存储器刷新1、刷新：在利用电容上的电荷来存储信息的动态半导体存储器中，由于漏电使电容上的电荷衰减，需要定期地重新进行存储，这个过程称为刷新。2、刷新周期：对整个DRAM必须在一定的时间间隔内完成一次全部单元内容的刷新，否则会出现信息错误。从整个DRAM上一次刷新结束到下一次刷新完为止的时间间隔叫刷新周期。10.2 随机读写存储器RAMDRAM存储器刷新3、刷新方式：集中式、分散

20、式、异步式集中式刷新：在整个刷新间隔内，前一段时间重复进行读/写周期或维持周期，等到需要进行刷新操作时，便暂停读/写或维持周期，而逐行刷新整个存储器，它适用于高速存储器。10.2 随机读写存储器RAMDRAM存储器刷新3、刷新方式：集中式、分散式、异步式分散式刷新：把一个存储系统周期tc分为两半，周期前半段时间tm用来读/写操作或维持信息，周期后半段时间tr作为刷新操作时间。这样，每经过128个系统周期时间，整个存储器便全部刷新一遍。10.2 随机读写存储器RAMDRAM存储器刷新3、刷新方式：集中式、分散式、异步式异步式刷新方式是前两种方式的结合。 10.3 只读存储器和闪速存储器只读存储器

21、ROMROMPROMMask PROMEPROMUV EPROME2PROMFlash E2PROMStandard E2PROMOTP PROM多次编程一次编程工厂编程用户编程10.3 只读存储器和闪速存储器只读存储器ROM字地址译码器A0A1Vcc读写读写读写读写D0D1D2D3熔丝型PROM原理图100101000101101010.3 只读存储器和闪速存储器ROM、RAM与CPU的连接按照指定的地址空间分配，正确选择所给各种存储器芯片及其它片子、门电路等，将对应的地址线、数据线、控制线连接起来，构成较完整的处理器与存储器的相连系统。10.3 只读存储器和闪速存储器ROM、RAM与CPU

22、的连接举例：CPU的地址总线16根(A15A0，A0为低位)，双向数据总线8根(D7D0)，控制总线中与主存有关的信号有MREQ(允许访存， 低电平有效)，R/W(高电平为读命令，低电平为写命令)。主存地址空间分配如下：08191为系统程序区， 由只读存储芯片组成；819232767为用户程序区；最后(最大地址)2K地址空间 为系统程序工作区。上述地址为十进制，按字节编址。10.3 只读存储器和闪速存储器ROM、RAM与CPU的连接现有如下存储器芯片：EPROM：8K8位(控制端仅有CS);SRAM：16K1位，2K8位，4K8位，8K8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出

23、主存储器逻辑框图，注意画出选片逻辑(可选用门电路及38译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片。解：根据给定条件，选用EPROM：8K8位芯片1片。SRAM： 8K8位芯片3片，2K8位芯片1片。10.3 只读存储器和闪速存储器ROM、RAM与CPU的连接解：根据给定条件，选用EPROM：8K8位芯片1片。SRAM： 8K8位芯片3片，2K8位芯片1片。D7 D0SRAM8K8A0A12 CSR/WD7 D0SRAM8K8A0A12 CSR/WD7 D0EPROM8K8A0A12 CSD7 D0SRAM8K8A0A12 CSR/WD7 D0SRAM2K8A0A10

24、 CSR/W中央处理器D0D7R/WA12*A11Y7Y3Y2Y1Y0完整列出二进制表示的地址空间分配情况 A15 A14 A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1

25、0 1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 18K8K8K8K2K74138D7 D0SRAM8K8A0A12 CSR/WD7 D0SRAM8K8A0A12 CSR/W10.3 只读存储器和闪速存储器D7 D0EPROM8K8A0A12 CSD7 D0SRAM8K8A0A12 CSR/WD7 D0SRAM2K8A0A10 CSR/W中央处理器D0D7R/WA0A10A11A12A13A14

26、A15C B A G1Y0 Y1 Y2 Y3 Y7MREQ10.4 高速存储器提高存储器速度减小内存与CPU之间速度差异的主要途径在CPU内部设多个通用寄存器；研究新的DRAM芯片技术；在主存自身结构技术上考虑更好的措施；从系统结构角度考虑采用多层存储体系。10.4 高速存储器双端口存储器（端口指读写口）地址寄存器地址寄存器译码器译码器存储体地址地址数据寄存器数据寄存器数据数据读写电路读写电路WEWEMARMAR双端口存储器组成框图仲裁逻辑端口：指读写口10.4 高速存储器相联存储器（CAMContent Access Memory）相联存储器的实质与常规存储器按地址访问不同的是，CAM是按信

27、息内容访问的存储器，即按信息内容选中相应单元，进行读写相联存储器的用途用于信息检索、Cache和虚拟存储器。主要在cache的地址变换及虚存的管理中需要快速查找的场合使用。10.4 高速存储器多模块交叉存储器线性地址的编址方式线性编址的含义：即连续编址。线性地址在多模块中有两种安排方式：顺序方式线性地址按模块走，第一块所有存储单元编号排完再排第二块.；编址为高位交叉（模块地址在高位）。交叉方式00 000M0M1M2M3内存地址： 4 321000 00100 01000 01100 10000 10100 11000 11101 00001 00101 01001 01101 10001 1

28、0101 11001 11110 00010 00110 01010 01110 10010 10110 11010 11111 00011 00111 01011 01111 10011 10111 11011 111模块(分体)号块内字地址数据寄存器MDR（16位）DB（16位）多模块的顺序编址方式整个内存需地址寄存、数据寄存和读写控制电路一套。16位16位16位16位译码器假设某16位机的主存储器共有4个模块，32个存储单元；主要目的：扩大存储容量。实现方法：地址码高位区分存储体号，低位体内寻址。10.4 高速存储器多模块交叉存储器线性地址的编址方式线性编址的含义：即连续编址。线性地址在

29、多模块中有两种安排方式：顺序方式交叉方式线性地址逐模块走，所有块依次排完一个存储单元，再回到第一块；编址为低位交叉（模块地址在低位）；真正的并行主存系统即所谓多体交叉存储器就是指这种低位交叉方式。000 00数据总线DB（16位）内存地址：4 3 2 1 0000 01000 10000 11001 00001 01001 10001 11010 00010 01010 10010 11011 00011 01011 10011 11100 00100 01100 10100 11101 00101 01101 10101 11110 00110 01110 10110 11111 00111

30、 01111 10111 11模块(分体)号块内字地址译码器寻找模块多模块的交叉编址方式MDR0MDR3MDR2MDR1MAR0MAR3MAR2MAR116位16位16位16位n个并行的存储体具有各自的地址寄存器的地址译码、驱动、读放等电路（图中略）。可见多体交叉存储器是一种采用流水方式工作的并行存储器系统。多体交叉存储器（以4体为例）的分时工作原理示意图10.4 高速存储器多模块交叉存储器例：设有4体交叉的存储器，分时即每隔1/4Tm启动一个分体，见图示。T时间W0 M0W1 M1W2 M2W3 M3W0 M010.4 高速存储器多模块交叉存储器举例用16M字8位的存储芯片构成一个64M字1

31、6位的主存储器。要求既能够扩大存储器的容量，又能够缩短存储器的访问周期（提高访问速度）。(1)计算需要多少个存储器芯片。(2)存储器芯片和主存储器的地址长度各需要多少位？(3)画出用存储器芯片构成主存储器的逻辑示意图。(4)用16进制表示的地址1234567，其体内地址和体号是多少？10.4 高速存储器多模块交叉存储器举例用16M字8位的存储芯片构成一个64M字16位的主存储器。要求既能够扩大存储器的容量，又能够缩短存储器的访问周期（提高访问速度）。(1)计算需要多少个存储器芯片？解： 8个 (2)存储器芯片和主存储器的地址长度各需要多少位？解：存储器芯片的地址长度为24位。主存储器的地址长度

32、为26位 (4) 地址1234567H，其体内地址和体号是多少？解：1234567右移两位是48D159，所以其体内地址为：48D159 最低两位是11B，所以其体号为3 。10.4 高速存储器多模块交叉存储器举例 (3)画出用存储器芯片构成主存储器的逻辑示意图。A2A25A1A010.5 Cache 存储器Cache 基本原理 Cache的工作机制基于程序访问的局部性原则。 一个运行程序的代码大都顺序存放在地址连续的存储器中，与程序相关的数据在存储器中也相对集中。所以程序运行时，尤其有循环程序段和子程序段时，在较短时间区间内，常会对局部范围的存储器频繁访问，而此范围之外的地址访问甚少。这种现

33、象称为程序访问的局部性。 把局部范围的主存内容从主存放到一个高速小容量存储器中，使CPU在这一段时间内直接访问它，以减少或不去访问慢速的DRAM ，程序运行速度将明显提高。10.5 Cache 存储器Cache 构成主存主存地址寄存器MAR主存-Cache地址变换机构Cache地址寄存器CARCache存储体替换控制部件CPU不命中命中单字宽多字宽地址总线数据总线块10.5 Cache 存储器Cache 基本概念1、 “块”的概念（block，block frame ）Cache与主存之间数据交换的单位。Cache存储器中，把Cache和主存各分成若干块。主存与Cache中块的数目不同但块的大

34、小相等。块的大小通常以在主存的一个读/写周期中能访问的数据长度为限，常为几十字节。（例：32B，64B，128B）10.5 Cache 存储器Cache 基本概念2、 Cache的命中率CPU访存时，信息恰巧在Cache中的概率。h=Nc/（Nc+Nm）其中： Nc表示程序执行期间Cache完成存取的总次数， Nm表示程序执行期间主存完成存取的总次数，h即为命中率（hit rate）。1- h叫做缺失率、失效率、不命中率。（miss rate）10.5 Cache 存储器Cache 基本概念3、Cache/主存系统的平均访问时间（周期）tata=htc+(1-h)tm其中tc表示命中时即Cache的访问周期；tm表示未命中时即主存的访问周期；1-h表示未命中率。10.5 Cache 存储器Cache 基本概念4、Cache的访问效率eetc/tatc/htc(1-h)tm 1/h+(1-h)(tm/tc)设r=tm/tc表示主存慢于cache的倍率，则有访问效率：e1/h+(1-h)r = 1/r+(1-r)h 10.5 Cache 存储器Cache 基本概念例 CPU执行一段程序时，Cache完成存取的次数1