电子系统设计

1、电子系统设计(Design of Electronic System)2005-2-241内容前言课程信息课程内容数字系统设计概述硬件描述语言介绍2课程信息教师：纪金松 中国科学技术大学计算机系 体系结构实验室 课程时间：授课: 40 学时上机: 20 学时课程地点：授课: 南区B402上机: 西区电三楼518?3课程信息教材VHDL硬件描述语言与数字逻辑电路设计(修订版)西安电子科技大学出版社 候伯亨 顾新 编著课程主页：成绩：上课（10）作业（10）上机（30）考试（50）4内容前言课程信息课程内容数字系统设计概述硬件描述语言介绍5课程内容数字系统设计概述硬件描述语言介绍VHDL语言介绍数

2、字系统设计举例6课程内容VHDL语言介绍基本结构数据类型描述方式描述语句逻辑设计仿真与测试逻辑综合7内容前言课程信息课程内容数字系统设计概述硬件描述语言介绍8电子系统若干相互联接、相互作用的基本电路组成的具有特定功能的电路整体 可以完成一个特定功能的完整的电子装置9电子系统组成框图模拟系统数字系统10数字系统是对数字信息进行存储、传输、处理的电子系统一般由若干数字电路和逻辑功能部件组成，并由一个控制部件统一指挥。逻辑部件担负系统的局部任务，完成子系统的功能。11数字系统 vs 模拟系统稳定性精确性可靠性模块化12基本数字系统结构13设计对比举例简单的例子课本的例子14简单例子设计如下逻辑电路:

3、15传统的设计1、选择逻辑器件74LS04,74LS08,74LS322、查询器件手册引脚位置和芯片使用方法等3、绘制电路图4、实际调试16传统的设计电路图17硬件描述语言设计1、分析逻辑2、语言描述3、逻辑综合4、下载18硬件描述语言设计library ieee;use ieee.std_logic_1164.all;entity example1 isport( A: in std_logic;B: in std_logic;C: in std_logic;F: out std_logic);end example1; architecture behav of example1 isbe

4、gin F 门级网表制造ASIC芯片下载到FPGA里31硬件逻辑设计传统的系统设计方法自下而上的设计方法采用通用的逻辑元器件设计后期进行仿真和调试主要设计文件是电原理图32硬件逻辑设计采用硬件描述语言的电路设计方法采用自上而下的设计方法可大量采用ASIC芯片采用系统早期仿真降低硬件电路设计难度主要设计文件为HDL源代码33设计流程对比34内容前言课程信息课程内容数字系统设计概述硬件描述语言介绍35硬件描述语言描述硬件电路的语言功能信号连接关系定时关系36和C语言比较相同点都有语句,块结构,变量,常数,操作符,某些相同关键字等不同点C语言是顺序的串行计算模型硬件描述语言最终翻译成逻辑门,而不是指

5、令HDL硬件默认是并行执行的,要串行执行需经特殊构造37各种硬件描述语言ABEL-HDLAHDLVHDLVerilog HDLActive-HDL ?38各种硬件描述语言SuperlogSystem CSystemVerilog39ABEL-HDL早期的可编程逻辑器件(PLD)支持的表达形式逻辑方程真值表状态图常用于GAL逻辑的表示40ABEL-HDL例子一个带三态控制的四输入与非门的ABEL-HDL模块源程序MODULEgal5 /模块GAL5开始TITLEabel input file /标题语句UO5 device P16V8C /器件说明a,b,c,dPIN2,3,4,5; /输入管脚

6、说明f PIN 12; /输出管脚说明 ENB PIN 6 /三态控制说明h,l,x,z=1,0,.x.,.Z.; /常量定义，便于向量测试用EQUATIONGS /逻辑方程描述部f=!(a&b&c&d); enable f=enb; TEST_VECTORS(enb,a,b,c,d-f) / 测试向量部h,0,.x.,.x.,.x.-1; /.x.表示任意态h,.x.,0,.x.,.x.-1; h,.x.,.x.,0,.x.-1; h,.x.,.x.,.x.,0-1; h,1,1,1,1,-0; 1,x,x,x,x-z; /Z表示高阻态输出END GAL5 /模块GAL5结束41AHDLAL

7、TERA公司发明的HDL易学易用缺点是移植性不好，通常只用于ALTERA自己的开发系统。 42AHDL例子一个七段数码管的译码逻辑的例子SUBDESIGN 7segment -子设计段( i3.0 : INPUT; -输入端口声明 a, b, c, d, e, f, g : OUTPUT; -输出端口声明 )BEGIN -逻辑段开始 TABLE -译码表 i3.0 = a, b, c, d, e, f, g; - 表头 H“0” = 1, 1, 1, 1, 1, 1, 0; -数据 H“1” = 0, 1, 1, 0, 0, 0, 0; H“2” = 1, 1, 0, 1, 1, 0, 1;

8、H“3” = 1, 1, 1, 1, 0, 0, 1; H“4” = 0, 1, 1, 0, 0, 1, 1; H“5” = 1, 0, 1, 1, 0, 1, 1; H“6” = 1, 0, 1, 1, 1, 1, 1; H“7” = 1, 1, 1, 0, 0, 0, 0; H“8” = 1, 1, 1, 1, 1, 1, 1; H“9” = 1, 1, 1, 1, 0, 1, 1; H“A” = 1, 1, 1, 0, 1, 1, 1; H“B” = 0, 0, 1, 1, 1, 1, 1; H“C” = 1, 0, 0, 1, 1, 1, 0; H“D” = 0, 1, 1, 1, 1

9、, 0, 1; H“E” = 1, 0, 0, 1, 1, 1, 1; H“F” = 1, 0, 0, 0, 1, 1, 1; END TABLE; -表格结束 END; -逻辑段结束43VHDL1980年 美国国防部开始开发1987 IEEE标准化IEEE-1076-19871993 修订IEEE-1076-1993提供从门级到系统级的硬件建模VHSIC Hardware Description LanguageVery High Speed Integrated Circuit44VHDL层次结构性(设计方法灵活)强的行为(功能)描述能力相对独立性(与工艺无关)可重用性45VHDL例子li

10、brary ieee;use ieee.std_logic_1164.all;entity AND_ent isport( x: in std_logic;y: in std_logic;F: out std_logic);end AND_ent; architecture behav2 of AND_ent isbegin F = x and y;end behav2;architecture behav1 of AND_ent isbegin process(x, y) begin - compare to truth table if (x=1) and (y=1) then F = 1

11、;else F = 0;end if; end process;end behav1;Fxy定义在 std_logic上的操作信号赋值 (a “wire”)注释46Verilog HDL1983年 Phil Moorby GDA（GateWay Design Automation）1984 Verilog-XL1995年 IEEE 1364-19952001年 IEEE 1364-2001适于寄存器传输级（）和门电路级的描述47Verilog HDL例子module inverter /模块名 (in, out); /模块的接口声明outputout; /接口和信号的属性声明input in;assign out = !in; /逻辑endmodule /模块结束48Superlog1999年Co-Design公司发布Superlog TMSuper VerilogVerilog的扩展结合C/C+的语言特点Co-Design被Synopsys兼并49Superlog的体系结构50System C开放式C+扩展语言利用标准软件语言并添加结构性和系统性功能