4信号完整性培训

1、高速数字系统设计中的信号完好性安 琪中国科学技术大学 快电子学实验室2005年4月9日.第3讲：时钟技术3-1 一些根本概念和定义3-2 时钟的产生3-3 时钟的传输和分布 .系统时钟系统时钟在高速数字系统中扮演着举足轻重的角色，就像一个“节拍发生器，协调着高速数字系统各部分的任务。好像一个交响乐队的指挥，是中心和灵魂。 系统时钟的性能好坏，直接关系着整个高速数字系统的任务和整体性能。因此，系统时钟的产生，传输和分布在高速数字系统设计中是一个关键所在，其重要性是这么强调都不过分。 系统时钟设计的根本目的是在满足系统对时钟抖动Clock Jitters、时钟偏向Clock Skew，信号完好性S

2、ignal Integrity等性能目的的要求，将时钟信号传送到系统的各个部件中去。 系统时钟设计的义务根本可以分为两部分： 高质量时钟信号的产生。 时钟信号的传输与分布。 在讨论高速数字系统的时钟设计之前，首先阐明有关时钟的一些根本概念。.3-1 一些根本概念和定义3-1-1 时钟偏向Clock Skew 时钟偏向：时钟信号的理想“沿变和实践上的“沿变之差。 在实践系统中，呵斥时钟信号的“沿变与理想“沿变存在着差别的一个主要缘由是由于数字信号经过逻辑器件时，其传输延迟时间上存在着差别。因此，人们也常直观地将时钟偏向定义为器件输出时钟信号的传输延迟时间之差。ABCACB图3-1-1 时钟偏向的

3、定义.内部时钟偏向和外部时钟偏向 从更广义的角度出发，由于器件之间连线延迟的不同，或者负载条件的不同，都有能够引起时钟信号的实践“沿变与理想的“沿变不同。因此可以将时钟偏向分为两类：内部时钟偏向Intrinsic Skew： 一种是由逻辑器件内部产生的，表现为逻辑器件输出之间信号延迟上的差别。外部时钟偏向Extrinsic Skew： 另一种是由于连线延迟和负载条件不同引起的延迟差别，被称为外部时钟偏向Extrinsic Skew 。 图4-1-2 时钟信号的内、外Skew源表示图 .时钟性能损失 为了度量由于时钟偏向引起的系统时钟性能损失，人们引进了一个目的，称为时钟性能损失Performa

4、nce Penalty，它的定义如下： 时钟性能损失 = 4-1-1 其中，F为系统时钟频率，单位为赫兹Hz；D为时钟偏向, 单位为秒s。 时钟性能损失的大小是系统时钟频率和时钟偏向的函数。 对于一个给定时钟偏向大小的系统，随着系统时钟频率的提高，时钟性能损失增大； 同样，对于一个给定的系统时钟频率，时钟偏向的大小也直接影响着时钟性能损失。.图4-1-3 时钟性能损失的表示图 图4-1-3给出了时钟性能损失随系统时钟频率变化和时钟偏向大小变化的例子。 .时钟性能损失 现实上，时钟性能损失表征的是时钟偏向占时钟信号周期的百分比，也就是相对比值。因此，时钟性能损失可以直接用时钟偏向占时钟信号周期的

5、比值来定义： 时钟性能损失 = 4-1-2 其中，T = 1/F为系统时钟的周期为秒s。 对于前例，时钟性能损失 = D/T = 5ns/(1/25MHz) = 5ns/40ns = 0.125.4-1-2 内部时钟偏向的分类 由逻辑器件内部产生的时钟偏向，或者说内部时钟偏向，从时钟偏向产生的机制上思索，可以被划分为三种： 1占空比偏向Duty Cycle Skew4-1-3 时钟信号上升沿的传输延迟时间TPLH与下降沿的传输延迟时间TPHL之间的差。TPLH和TPHL的差会导致时钟脉冲的宽度失真。 有时也称其为脉冲偏向Pulse Skew。 占空比偏向本质上是表征一个逻辑芯片的同一个管脚对时

6、钟信号不同沿变或称：跳变的传输延迟特性，因此定义参数tPS来表征占空比偏向的大小： 图4-1-4 时钟信号的占空比偏向 tPLHtPHL理想时钟实践时钟.时钟信号的脉宽之差 由图4-1-4可看出：时钟信号沿的传输延迟时间TPLH与TPHL之间的之差就等于时钟信号正负脉冲的宽度之差。因此tPS也可以用时钟信号的脉宽之差来表示：4-1-4 时钟信号的占空比可以用百分比的方式表示，如45%:55%，经常将%忽略，直接表示为：45:55。 当tPS存在时，时钟信号的频率越高，对tPS大小的要求就越高。 如：对于一个频率为25MHz的系统时钟，假设要求其占空比为45：55%时，那么tPS不能超越4ns。

7、这时要求：TPLH 18ns，同时有TPHL 22ns；或者TPHL 18ns， 同时有TPLH 22ns。 而对于一个50MHz的系统时钟，那么tPS不能超越2ns，即要求：TPLH 9ns，同时有TPHL 11ns；或者TPHL 9ns， 同时有TPLH 11ns。 图4-1-5 时钟信号的脉冲偏向tHIGHtLOW.2输出管脚间偏向Output-to-Output Skew 输出管脚间偏向Output-to-Output Skew被定义为在一个器件内各输出管脚之间的最大传输延迟之差，因此也称为： Pin-to-Pin Skew 。在普通的逻辑器件手册中，输出时钟信号的传输延迟时间定义有两

8、种：输出时钟信号由高到低的传输延迟时间TPHL和由低到高的传输延迟时间TPLH，所以输出管脚间偏向也有两个定义，即: tOSHLOutput Skew for High-to-Low Transitions tOSLHOutput Skew for Low-to-High Transitions其详细定义为： 4-1-54-1-6图4-1-6 时钟信号的输出管脚间偏向tOSHL理想时钟output1output2tOSLH.3.器件间偏向Part-to-Part Skew 定义： 在一个系统中，不同器件的输出上升沿下降沿之间的延迟时间差别。用 表示。 对各种产品手册给出的Part-to-Par

9、t Skew目的，我们需求特别给予关注， 必需明确所给目的的限定条件。这是由于Part-to-Part Skew的大小与两个要素有关：一是时钟传输过程的变化，或者说是时钟传输的详细方式不同。二是不同器件所处环境的变化。 电源电压变化和环境温度变化是硅器件中影响传输延迟的两个主要要素，对Part-to-Part Skew目的来说，这是非常重要的限定条件。 对于单电源的单板系统来说，板上各元件运用一样的电源。电源的变化对Part-to-Part Skew影响就小一些。而在多电源、多板系统中，电源的变化对Part-to-Part Skew影响就成为一个重要的因数。即使不同的板运用同一电源，但由于各处

10、对电源电流的需求不同，使得各板上实践得到电源电压也不同。 环境温度变化的影响更为复杂，由于各元件本身产生的热量不同，元件分布的密度不同，散热条件不同，使得个元件所处位置的实践温度差别很大。因此，会产生较大的Part-to-Part Skew。 .4-1-3 时钟抖动Clock Jitters 时钟偏向虽然对系统时钟的性能影响很大，但其影响可以以为根本上是一种静态要素，或者说，其影响是固定的。 定义： 当实践时钟信号的边沿与理想时钟边沿的偏离由于受某种要素如噪声、串扰、电源电压变化等不断发生变化时，而且这种变化是随机的，这种景象就是我们常说的时钟抖动，或者说时钟晃动。这种偏离相对于理想位置能够是

11、超前，也能够是滞后的，如图7-1-7所示。时钟抖动的数值表示通常有两种： 时钟抖动的最大值，即：峰-峰值Peak-Peak，单位普通为皮秒，常用ps来表示。 时钟抖动的均方根值，即所谓的规范方差，单位普通也为皮秒。图4-1-7 时钟抖动表示图.时钟抖动的分类 一. 周期抖动Period Jitter 周期抖动也被称为短时间抖动short-term jitter。它是指相对于理想输入的时钟周期而言，输出时钟跳变偏离其理想位置的偏离量，如图4-1-8所示。 理想的输入时钟周期是时钟信号频率的倒数，但是实践输出时钟的每个周期与理想周期都有差值，经过多次丈量得到的这种差值的最大值即为周期抖动的峰-峰值

12、，如式(4-1-7)所示。通常把时钟抖动分为三类： 周期抖动Period Jitter，Cycle-to-Cycle 抖动和长期时钟抖动Long Term Jitter其中：JitterP-P(per)为周期抖动的峰-峰值，tJit(per)n为在单次丈量中，时钟的实践周期与理想周期的偏向，n为整数。图4-1-8 周期抖动表示图4-1-7.时钟周期抖动的均方差值 时钟抖动的均方根值经常也用表示，如式4-1-9所示。 按照数理统计的实际，时钟周期抖动的均方差值可以由式4-1-8描画。 其中， 表示时钟周期抖动的均方差值，ti表示时钟周期的第i次丈量值，T表示时钟周期的理想值。 4-1-84-1-

13、9.抖动的均方差值与峰-峰值 按照数理统计的实际，时钟周期抖动的均方差值与峰-峰值的关系可以由式4-1-10描画。 4-1-10.半周期抖动Half-Period Jitter 近年来一种新的高速数据传输技术，即：双数据率Double Data Rate，简称：DDR得到了大量的运用。与传统的时钟同步传输技术不同，DDR数据传输技术利用时钟信号的两个边沿，即时钟的上升沿和下降沿进展数据传输，从而使数据的传输速率提高了一倍。由于有了这种新的数据传输机制，所谓的“Half-Period Jitter的新概念被提出。“Half-Period Jitter是指相对于理想输入时钟周期而言，在半个时钟周期

14、里，输出时钟跳变偏离其理想位置的最大偏离量，如图4-1-9所示。4-1-10 图4-1-9显示了一个差分时钟信号的完好周期，即两个半时钟周期。理想的输入时钟的半个周期应是两倍的时钟信号频率的倒数，但是实践输出时钟的每半个周期与理想的半周期都有差值，经过多次丈量得到的这种差值的最大值即为半周期抖动的峰-峰值，如式4-1-10所示。图4-1-9 Half-Period Jitter表示图.二. 前后周期抖动Cycle-to-Cycle Jitter 前后周期抖动Cycle-to-Cycle Jitter是指后一个输出时钟周期相对于前一个输出时钟周期的变化量，如图4-1-10所示。Jitter1为第

15、2个时钟周期与第1个时钟周期之间的时钟抖动，而Jitter2那么是第3个时钟周期与第2个时钟周期之间的时钟抖动。前后周期抖动普通用抖动的最大值表示，即经过多次丈量，其丈量最大值Jitter(c-c)Max就是其最大的Cycle-to-Cycle Jitter。4-1-11图4-1-10 Half-Period Jitter表示图.Cycle-to-Cycle Jitter的丈量 在时钟抖动丈量中，这种Cycle-to-Cycle Jitter的丈量是最为困难的，由于需求延续丈量两个相邻的时钟周期，这对丈量仪器的精度要求非常高，而且为了掌握最大的Cycle-to-Cycle Jitter情况，需

16、求丈量大量的数据，需求大量的存储、计算和比较。通常运用公用的时间间隔分析仪Timing Interval Analyzer进展丈量。 另一种丈量方法是使器具有足够内存容量的宽带数字存储示波器。在这种方法中，先用数字存储示波器一次存取大量周期的被测时钟信号，然后运用商业有效的软件或本人编写的公用软件进展分析和计算，得到测试结果。图4-1-10是运用LeCory公司的数字存储示波器测试的一个41MHz时钟的Cycle-to-Cycle Jitter。 LeCroy Scope : 8600A (6GHz ) LeCroy Probe : PP066 (7.5GHz)图4-1-10 一个41MHz时

17、钟的Cycle-to-Cycle Jitter.三.长时间时钟抖动Long-Term Jitter 长时间时钟抖动指的是丈量经过大量的时钟周期后，输出时钟跳变偏离其理想位置的最大偏离量。实践的时钟周期数量取决于时钟频率和详细的运用。对于PC机主板和图像运用，这通常是10-20S。图 4-1-11 长时间时钟抖动 .时钟抖动的表示方法 用绝对时间来表示抖动量，即变化沿偏离理想位置的时间。在表达上面几种度量方法 时，均以绝对时间来表示。 用百分比来表示抖动量，即绝对抖动量在一个周期中所占的百分比。 用角度来表示抖动量。把一个周期定义为360，抖动被表示为360中一个角度。 用均方根值tRMSRMS

18、 Jitter来表示抖动量，这是抖动的统计量，可以用峰-峰间的 抖动值Peak-Peak Jitter来近似地表示抖动的均方根值tRMS，它们之间的近似关 系为：例： 假定时钟频率为155.52MHz，那么它的周期为 1/155.52MHz = 6.43ns = 360。假定 峰-峰抖动的绝对时间为100ps，那么： 抖动的绝对时间： 100ps 1.5552 百分比抖动 5.598角度抖动 抖动的统计量：均方根值为： 100ps / 7 = 14.286 ps RMS 占周期的百分比： 0.015552 / 7 = 0.222174-1-12.同步时序方程同步数据传输机制-时序方程：建立方程

19、：坚持方程：.本节小结 实践的时钟信号总是存在着误差，指的是“时钟信号的理想“沿变和实践上 的“沿变之差。 时钟信号的误差，按误差性质来分，可以分为两种： 时钟偏向Clock Skew： 静态误差。 时钟抖动Clock Jitters：动态误差。 时钟偏向的大小可用“时钟性能损失来表示，也可以用偏向的绝对 数值表征。 时钟抖动普通采用两种方法度量： 峰-峰值Peak to Peak 均方根值RMS 同步时序方程.4-2 时钟的产生 石英晶体振荡器是目前数字电路设计中运用最为广泛的一种时钟源。 在石英谐振器问世之前，人们主要运用LC振荡器，其频率稳定性只能到达10-4量级。自1880年法国物理学

20、家比埃尔居里兄弟共同发现“压电效应起，揭开了运用“石英稳频的序幕。1921年，在居里兄弟发现“压电效应41年后，英国人Cady用X切50KHz晶体制成了世界上第一个晶体振荡器，频率稳定性到达10-5量级，比LC振荡器高出一个数量级。随后被用于无线电广播，播出了当时稳定性最高的无线电信号，引起了剧烈反响。1927年，石英钟问世，作为“一级频率规范运用。科学家由此发现了地球自转的不均匀性，终了了以地球自转为根底的“地球时钟的历史使命。 石英谐振器的技术程度和性能目的决议了石英晶体振荡器的技术程度和性能目的。前者的设计程度和制造工艺技术的每一次突破，都带来了后者在性能目的上的一次突破。 大体上，其频

21、率准确性每二十年提高一个数量级。例如：1940年为10-310-4；1980年为10-510-6；2000年约为10-610-7。 频率稳定性大约每十年提高一个数量级。4-2-1 晶体振荡器.4-2-2 锁相环电路 图4-2-13是锁相环电路的根本组成。虽然锁相环的设计方法多种多样，但一切的设计都包含了图4-2-13中的三个根本成分： 鉴相器Phase Detector，简称为：PD 低通滤波器Low Pass Filter，简称为：LPW 压控振荡器Voltage Control Oscillator，简称为： VCO。锁相环本质上就是自动相位控制，它是一个典型的负反响系统。它的根本功能是跟

22、踪输入信号的相位，这一功能是经过鉴相器产生一个与输入信号和压控振荡器输出信号的相位差成比例的电压而完成的。相位误差电压经过低通滤波器，在那里抑制了噪声和高频信号成分。经滤波后的相位误差电压调制了VCO频率，重新在鉴相器中与输入信号比较，直到VCO输出以固定的相位关系锁住输入信号。锁相环经过跟踪信号的相位，频率同步和频率跟踪便获得了。图4-2-13 锁相环的三个根本组成部分.4-2-3 直接数字合成DDS 直接数字合成Direct Digital Synthesis，简称为：DDS 直接数字合成是用数字控制的方法从一个参考时钟来产生多种频率的输出时钟。输出时钟的频率可以在大范围内变化，并且具有良

23、好的频率分辨率。在要求多种采样率，且变化灵敏、范围较大的运用情况下，采用DDS技术来产生系统时钟不失为一个很好的途径。一DDS的任务原理 图4-2-20是一个DDS的根本原理框图。它的根本技术是所谓的数字控制振荡器技术NCO：Numerically Controlled Oscillator。 图4-2-20 DDS的根本原理框图 .相位累加器的任务原理 DDS的中心是相位累加器，如图4-2-20中虚线框所示。相位累加器由三部分组成，即相位存放器，相位存放器和加法器。 相位累加器的输出随系统参考时钟fC的每一个周期更新一次，即在每一个时钟周期，相位累加器的输出都添加M大小。所以我们称M为相位增

24、量。 假定相位存放器的M值为00001，而相位存放器的初始值设定为00000，那么每一个时钟周期，相位累加器的输出添加00001。假设相位累加器的字长为32位，即n = 32，那么相位累加器的输出重新前往到00000的初始值需求 个时钟周期。 很显然，M值的大小决议了相位累加器全部输出值循环一次的周期T, 我们有：输入相位存放器存放器存放器相位MSIN存储器DAC滤波器低通fofcnnnnnN相位累加器 由式4-2-20可看出，T与M成反比。M值越大，相位累加器全部输出值循环一次的周期就越小，反之依然。4-2-20 .Turning Equation 如图4-2-20中所示：相位累加器的输出用

25、来作为一个正弦波数据存储器的地址。该存储器存有一个完好周期正弦波所对应的全部幅度值，所以，当相位累加器的输出对该存储器寻址时，就得到从0度到360度正弦波波形中的一个相位点。因此，随着相位累加器的输出不断变化每次添加M大小，正弦波数据存储器中的对应正弦波幅度值就不断被读出。当相位累加器全部输出值被循环一次时周期为T，那么正弦波数据存储器正好输出一个完好周期的正弦波幅度数据。该数据经过一个DAC和一个低通滤波器输出，构成一个完好的正弦波波形。 对于一个n位的相位累加器，一共有 个能够的相位点，而相位存放器中的M值那么决议了相位累加器每次添加的量。相位累加器的输出值全部循环一次所需求的周期T，就是

26、正弦波数据存储器输出一个完好正弦波幅度数据的周期。因此，输出正弦波的频率 f0就是相位累加器的输出值全部循环一次所需求的周期T的倒数。我们有：4-2-21 式4-2-21是DDS的根本关系式，被称为“Turning Equation。输入相位存放器存放器存放器相位MSIN存储器DAC滤波器低通fofcnnnnnN相位累加器.Digital Phase Wheel 数字相位轮很笼统地解释了相位累加器的任务原理。 相位轮一周的相位点数量取决于n，最大值为： 。 M数值给出了每次相位变化的增量。M大意味着相位轮旋转一周需求的时间少，DDS输出的信号频率就高；M小那么意味着相位轮旋转一周需求的时间多，

27、DDS输出的信号频率就低。 输出频率的数值取决于三个要素： M，n和任务时钟fc。 图4-2-21 相位累加器的数字相位轮表示 .DDS取样输出信号的频谱 类似于ADC,当DDS中的正弦数字数据经过一个DAC构成正弦波信号时，输出信号中也同时含有其混叠信号Aliased image的频谱成份。-3.92dB 图4-2-23 DDS取样输出信号的频谱 .低通滤波器LPF 按照仙农取样定理，输出频 率可高达1/2的时钟频率。 但必需有理想的滤波器。 理想滤波器是不现实的。 物理上可实现的滤波器 将输出频率限制在时钟频率 的40%以内。DDSLPFfo 图4-2-24 低通滤波器.DDS的特点 输出

28、频率范围大 从DDS的根本关系式可以看出，改动相位增量M值可以很方便地改动DDS的输出频率。实际上仙农取样定理，M值的取值范围可以从12n-1，变化范围非常大。当M从12n-1变化时，f0的变化范围可以从fc/2n fc/2，M值越大，输出频率越高。 频率分辨率高 式4-2-21中M值的取值变化最小为1，这意味着其频率变化的最小值为fc/2n，即：频率分辨率相当高。假设fc=125M；n=32，那么f = 125MHz/232 0.02910Hz 相位延续性 如图4-2-20所示，相位存放器中的M值可以以字串行方式或字节串行方式先送入到一个输入数据存放器中，然后由fc同步，并行地一次输入相位存

29、放器中。所以说当改动M值来改动输出频率时，输出信号的相位是延续的。 因此，DDS可以输出频率分辨率非常小,频率变化范围很大的时钟信号，这正是DDS与其它时钟技术相比最大的优点。另外，DDS的控制方式是全数字化的，使人们可以很容易地利用DDS技术获得可以精细调理，改动非常快，且在频率改动时，相位延续的输出时钟信号。.4-2-4 大频率范围，精细可调的频率合成器 PLL With DDS Generated Offset 频率合成器 PLL提供一个频率粗调NfREF。 DDS在频率粗调之间提供频率的精细调理。 总的频率分辨取决于DDS的频率分辨，通常 1Hz。 为了使输出调理延续，应有DDS的输出

30、频率带宽 BWDDS fREF。 Phase DetectorLoop FilterVCO NLPFBPF PDDS fREF fOUTOptional.输出频率和频率分辨电路中的P分频器是可选的，因此有两种情形： P = 1： P 1： Phase DetectorLoop FilterVCO NLPFBPF PDDS fREF fOUT.DDS-Driven PLL频率合成器 Phase DetectorLoop FilterVCO NLPFBPF PDDS fREF fOUT特点： PLL提供一个频率粗调NfREF。 DDS在频率粗调之间提供频率的精细调理。 总的频率分辨取决于DDS的频

31、率分辨，通常 1Hz。 .芯片举例：AD9952 DDS M：1232-1 ； n：32 输出频率： 输入频率： fc = 400 MHz 频率分辨： f = 400MHz/2320.09313Hz Phase Offset： 14位DAC PLL 输出频率： fc = 400 MHz 倍增系数：420 时钟源：内部振荡器，外部输入时钟 电压比较器：fmax = 200 MHz.AD9952运用举例1PLL With DDS Generated Offset 频率合成器.AD99520运用举例2带有独立零点调理的I/Q调制载波频率发生器.3-3 时钟信号的传输和分布 目的： 将高精度的时钟源产

32、生的时钟信号在符合系统对时钟的频率，相位要求，时钟的抖动Jitter和偏向Skew 要求，以及信号完好性要求的传输和分布的条件下传送到数字系统的各个部分，满足时序设计的需求。 3-3-1 根本概念.根本时序设计根本时序设计可以大致分为类： 逻辑单元电路的任务时序与最高任务频率 存储器的最小读写周期 处置器的任务频率和 I/O操作 电路单元之间的同步数据传输 非同步时钟情况下的数据同步.高速数字系统中时钟信号传输和分布的特点 单频率时钟，或多频率的不同时钟信号的传输和分布。 同相位时钟，或不同相位时钟的传输和分布。 不同电平，不同摆幅的数字逻辑共存。 普通来说，整个系统的的不同时钟信号之间具有相

33、位关系， 是由同一个时钟源产生，但也有例外。 时钟传输和分布的规模可以相差很大，可以是板级的，单机 箱级，甚至是多机箱，数十机箱范围。 高扇出Fanout。.3-3-2 时钟信号传输和分布的技术措施主要思索的问题 时钟抖动Jitter 时钟偏向Skew 信号完好性Signal Integrity 串扰 地反弹噪声 谐振 反射 容性负载 高扇出Fanout。.一. 集成电路类型选择 高速集成电路上升/下降时间，传输延迟时间ECL/PECL; LVDS; TTL/CMOS满足需求即可 低摆幅 高集成度 差分电路ECL/PECLLVDS 低功耗 CMOS工艺 3.3V; 2.5V; 1.7V.二减少

34、系统噪声 稳定的电源设备和器件直流电源和稳压器电源滤波 电源系统与地系统设计多层PCB板和最小电感原那么设计旁路电容思索过孔思索地“隔离设计 按电流大小分区规划，减少大电流器件对其它电路的影响 很好的电磁屏蔽，防止大的电磁干扰。 选择器件封装Surface Mount，BGA，减少地反弹噪声 尽能够采用差分电路.三同相位时钟分布两方面思索： 交流驱动才干和“时钟树设计 控制时钟偏向 .一 交流驱动才干和“时钟树设计直流驱动才干与交流驱动才干 普通数字集成电路CMOS, ECL的直流驱动才干都比较大，可以驱动几十，甚 至上百个同类电路。 由于要保证时钟信号的完好性，电路的交流驱动才干普通都比较小

35、主要是由于过 多的电路负载带来严重的容性负载，导致时钟的上升时间变大，时钟抖动添加。 简单的总线式驱动是不可行的上升沿增大，时钟抖动添加，反射增大。 并行的串连点到点驱动需求很大的驱动电流，实践运用时也遭到了很大的限制。图4-3-2 总线式时钟驱动图4-3-3 并行的串联点-点时钟驱动.“时钟树概念 多级1:N驱动 级数的多少取决于需求驱动的电路数目。 每级1:4根据实践情况驱动。 级数的越多，时钟偏向也越大。 先前没有公用的1:N时钟驱动器，普通是 采用N个普通门电路输入并联。图4-3-4 时钟树“原理表示图“时钟树设计 为了保证同相位传输和分布，1:N驱动的实现，通常都是采用所谓的“时钟树

36、设计。.“时钟树的拓扑方式图4-3-5 三种不同的时钟树“拓扑方式.当前的“时钟树设计虽然现代高速数字电路的系统越来越复杂，但随着集成电路芯片的集成度快速添加，需求驱动的集成电路数目并没有添加，反而减少。单片时钟驱动电路的才干大大添加 1:N驱动器的通道数N大大添加锁相环电路1:N驱动器可产生多组不同的时钟信号输出零延迟1:N驱动器 以上两方面的要素，使得当前的“时钟树级数减少许多，绝大部分系统单级即可。 .单级1:N驱动1 : NCLKInN CLKoUT图4-3-6 单级1:N驱动.二 控制时钟偏向采用高速时钟驱动电路控制PCB连线延迟延迟线芯片基于PLL和DLL的可程控时间延迟Skew集

37、成电路.控制PCB连线延迟 蛇行线Serpentine Traces 为了在大面积PCB板上使各个部分，各个器件得到同相位的时钟，一个简单的方法是利用所谓的蛇行线产生等长度的PCB板连线。图4-3-5是一个蛇行线产生等长度PCB板连线的原理表示图。图4-3-7 利用蛇形线产生等长度PCB板连线 采用高速时钟驱动电路时钟驱动电路的速度越高，传输延迟时间越小，偏向也越小。. 可调整的连线延迟 有时候，需求进展时间延迟的调整，图4-3-8给出了一个5级时间延迟调整的方法。采用等长度的蛇行线和5个跳线器Jumper可以完成级调整图4-3-8 5级时间延迟调整 .另一种可调整的连线延迟方案采用4个不等长

38、度根本长度的1，2，4，8倍的蛇行线和8个跳线器Jumper可以组合成16级不同的时间延迟。图4-3-9 16级时间延迟调整 .跳线器图4-3-10 跳线器 普通跳线器The Shorting Jumper Bar运用方便，但串联电感较大，带来阻抗不延续。运用频率需低于100MHz。 焊盘跳线器The Solder Blob Jumper 可以运用在较高的频率。衔接时用焊锡可以很容易焊接在一同，断开是需运用吸锡 绳将焊锡去除，因此不能反复焊接和断开。.蛇行线的信号完好性 假设蛇行线平行部分相互之间靠的比较近，信号的串扰就会发生。经过蛇形线平行部分之间的互容和互感，信号的一部分会沿着与蛇行线平行

39、部分垂直的方向直接传输，到达信号的接纳端。其结果是，信号的一部分成分将较早的到达信号接纳端，使信号的完好性遭到破坏，并影响到延迟。 图4-3-11 蛇行线的信号完好性5In直线的波形 平行部分的间隔越小， 畸变越大。 台阶的高度，取决于间隔大小，间隔越小，越高。 台阶的宽度与间隔无关，只取决于平行部分的长度，长度越长，宽度越宽。 信号沿越快，台阶越明显。较慢的沿，台阶被平滑，效果是信号延迟变小，沿变慢。.运用蛇行线本卷须知 在PCB板布线条件的允许下，尽量增大蛇行线的平行部分之间的间 隔，至少是信号层与信号参考层间距的34倍。这个措施将减少蛇行 线的各平行部分之间的耦合。 在PCB板布线条件的

40、允许下，尽量减少蛇行线的平行部分的长度。 现实上，这将减少蛇行线的平行部分占信号线总长度的比值，从而 在整体上减少蛇行线对信号质量的影响。 尽能够采用隐藏微带线Buried Microstrip Lines和带状线Strip Lines构成蛇行线，它们的效果要好于普通的外层微带线。.延迟线芯片 固定长度延迟线 多抽头延迟线 程控延迟线. 固定长度延迟线 无源延迟线Passive Delay Line RC 或 LC 无源延迟线 Microstrip Line (蛇形线)无源延迟线.2020/21系列无源延迟线图4-3-13 2020/21系列无源延迟线目的参数. 有源延迟线图4-3-14 DS

41、1L有源延迟线系列芯片举例.DS1L有源延迟线系列图4-3-15 DS1L有源延迟线目的参数. 多抽头延迟线 种类非常丰富 TTL, CMOS, ECL等各种逻辑电平 延迟范围广大图4-3-16 多抽头延迟线原理表示图.多抽头延迟线举例例1： DDU12H系列图4-3-17 DDU12H系列5多抽头延迟线.DDU12H系列目的参数图4-3-18 DDU12H系列5多抽头延迟线目的参数.例2： DDU18H系列多抽头延迟线图4-3-17 DDU18系列5多抽头延迟线.DDU18H系列目的参数图4-3-18 DDU12H系列5多抽头延迟线目的参数. 程控延迟线 数字程控延迟 TTL, CMOS,

42、ECL/PECL等各种逻辑电平 延迟范围广大图4-3-19 程控延迟线原理表示图Digital Control. 程控延迟线举例例1： DS1020系列程控延迟线图4-3-20 程控延迟线原理表示图. DS1020系列程控延迟线 两种接口方式： 8bit并行和串行 方式选择端 使能控制端 CMOS工艺，低功耗图4-3-21 DS1020系列程控延迟线原理表示图图4-3-22 DS1020系列程控延迟线目的参数.基于PLL和DLL的可程控时间延迟Skew集成电路 零延迟或可调理延迟时间集成电路(2305/2309) 延迟锁定环Delay Lock Loop，简称：DLL技术 实践芯片举例.延迟锁

43、定环Delay Lock Loop，简称：DLL技术 延迟锁定环DLL的原理类似于锁相环PLL电路的原理，也是一个负反响的机制。 延迟锁定环电路的设计目的，是产生不受温度和电源电压变化影响，准确的信号延迟时间，这在时钟技术，时序设计和准确时间丈量中有着广泛地运用。图7-3-25 压控延迟线VCDL根本原理1压控延迟线 我们知道，任何半导体数字逻辑门电路的输入和输出之间都存在着一个传输延迟时间，而且传输延迟时间的大小与门电路的电源电压VCC相关。在所允许的电源电压范围内，任务电压越大，逻辑门电路的传输延迟时间就越小，反之依然。因此，我们可以适当调理逻辑门电路的电源电压VCC来改动它的传输延迟时间

44、。 压控延迟线简称为：VCDL，是英文“Voltage Controlled Delay Line的缩写。思绪：.2延迟时间 频率转换 为了将逻辑门电路的传输延迟时间tpd的变化转化为电源电压VCC的变化，我们首先思索将传输延迟时间tpd的变化转换为一个频率的变化，由于这种转换相对是比较容易的。如下图：将三个反向器门电路串接起来，最后一个门电路的输出再与第一个门电路的输入衔接，就构成了一个振荡器。这样，我们就利用压控延迟线构成了一个压控振荡器，其输出信号的频率由三个门电路的总延迟时间TD所决议。我们有：图7-3-25 基于压控延迟线的压控振荡器VCO 假设我们有一个精细的参考信号源，给出一个稳定的参考时钟fref，就可以将上图中的压控振荡器输出频率fo与参考时钟fref相比较，将比较结果滤波后来控制电源电压VCC，实现输出频率的稳定，这就是锁相环的原理。 锁相环方案需求给电路提供一个稳定的参考时钟信号