VGA图象显示控制器设计

1、精选优质文档倾情为你奉上精选优质文档倾情为你奉上专心专注专业专心专注专业精选优质文档倾情为你奉上专心专注专业华北水利水电学院North China Institute of Water Conservancy and Hydroelectric Power课程设计报告题目 VGA图象显示控制器设计学 院 信息工程学院 专 业 通信工程 学号、姓名 指导教师 2011-1-6摘要该论文简述了Quartus仿真软件的基本操作方法，同时介绍FPGA逻辑器件的相关知识和VHDL硬件描述语言的相关知识，在基于FPGA逻辑器件、Quartus仿真软件和VHDL硬件描述语言下，设计了VGA图象显示控制器。该

2、VGA图象显示控制器是用模块设计并通过它们的级连实现的，具体是通过硬件电路的设计且能实现的方案来用VHDL语言对硬件电路进行描述，同时把VHDL语言在Quartus中进行仿真。关键词：VGA显示控制；VHDL；Quartus；EDA6000前言在电子电路领域中，设计自动化工具已经被广大电子工程师所接受，它必将取代人工设计方法并成为主要的设计手段。目前，VHDL已经成为各家EDA工具和集成电路厂商认同和共同推广的标准化硬件描述语言，随着科学技术的迅猛发展，电子工业界经历了巨大的飞跃。集成电路的设计正朝着速度快、性能高、容量大、体积小和微功耗的方向发展，这种发展必将导致集成电路的设计规模日益增大。

3、该论文的设计是用VHDL硬件描述语言设计出一个VGA图象显示控制器，用VHDL硬件描述语言进行编程，把VHDL语言描述的VGA图象显示控制器所需的程序在Quartus软件环境下进行模拟仿真，以此来验证所设计的结果是否满足设计的要求。在结果符合要求的情况下把VHDL程序下载到FPGA器件上，利用FPGA器件内部存储器存储所需要的数据，再通过VGA接口输出到显示器上，从而达到设计的要求。VGA显示器因为其输出信息量大，输出形式多样等特点已经成为现在大多数设计的常用输出设备，FPGA以其结构的优势可以使用很少的资源产生VGA的各种控制信号。 目 录 TOC o 1-3 u 1 设计任务书 PAGER

4、EF _Toc h 32 方案论证33 系统设计详述 PAGEREF _Toc h 43.1 VGA显示其原理 PAGEREF _Toc h 43.2 VGA图象显示控制器的设计原理43.3 VHDL源程序43.4 VHDL程序在Quartus编译结果73.5 Quartus时序仿真波形84 配置到EDA6000实验箱85 系统设计工作进程 PAGEREF _Toc h 106 收获和体会117 参考文献 PAGEREF _Toc h 111设计任务书1.1课程设计目的通过EDA与数字系统设计课程设计，使学生能够掌握FPGA应用系统的开发过程。要求学生经过课程设计的教学环节进一步理解FPGA应

5、用系统的工作原理。使学生理解课题教学的理论内容，针对所选课题，能够按照FPGA的开发流程和VHDL语言建模、仿真、综合、下载、配置，用EDA6000试验箱上的FPGA系统实现相应功能，可以起到综合运用各种技术和知识的作用。1.2课程设计的题目、内容和要求设计题目：VGA图象显示控制器设计在EDA6000实验平台上实现一个VGA图象显示控制器，利用FPGA器件内部存储器存储所需要的数据，再通过VGA接口输出到显示器上。2 方案论证本控制器是把64位色彩图像存入FPGA器件的电可擦除只读存储器中，存入的数据时串行数据。由于显示器接收的R，G，B三基色信号是8位并行数据，因此要将采集的串行数据转化成

6、并行数据，再去驱动显示器。系统总体结构示意图如下：设计方案如下： 将图像控制器分为这样几个模块：通用异步收发器( U AR T) 模块、缓存器模块和显示控制模块。其中通用异步收发器模块用于接收采集的串行数据，并将其转化为并行数据( 8位) ；缓存器模块用于接收并行数据，接收满三个并行数据再进行转发，送往显示控制模块；显示控制模块用于产生正确的行、场同步信号，并再产生 R ，G，B三基色信号。显示控制模块的输出信号直接连接到 V G A接口，它是控制器与显示器进行通信的桥梁。3 系统设计详述3.1 VGA显示器原理常见的彩色显示器一般由CRT（阴极射线管）构成，彩色是由R（红），G（绿），B（蓝

7、）3基色组成。显示采用逐行扫描的方式，阴极射线枪发出的电子束打在涂有荧光粉的荧光屏上，产生RGB三色基，最后合成一个彩色图像。从屏幕的左上方开始自左向右的扫描，每扫完一行电子束回到下一行的最左端，每行结束后电子枪回扫的过程中进行消隐。然后从新开始行扫描，消隐，直到扫描到屏幕的右下方，电子书回到屏幕的左上方重新开始新的图像扫描，并且在回到屏幕的左上方过程中进行消隐，在消隐的过程中不发射电子束。每一行扫描结束时，用HS（行同步）信号进行同步；扫描完所有的行后用VS（场同步）信号进行同步。3.2 VGA图象显示控制器的设计原理VGA显示器总共需要五根信号线，分别为RG三原色信号和行同步(HSYNC)

8、、场同步(VSYNC)信号。在通用的标准中，VGA的像素输出频率为25.175 MHz，行频率是31.496 KHz，场频率是59.94 Hz。分辨率为640*480，即每行显示640个像素，每场显示480行。这640*480是显示器的有效显示区(Visible area)，除此之外，还有行、场消隐区(Back Porch)，以及行、场同步区（Sync Pulse）以实现行列的同步操作。1如果利用实验室的液晶屏，可以增加分辨率至800*600，在这个标准下屏幕的刷新频率设为72Hz，行频率是48.08KHz。FPGA需实现的扫描时序如下图：3.3 VHDL源程序LIBRARY IEEE; US

9、E IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY vga IS PORT ( clk : IN STD_LOGIC; - 25M clock - IO30 hs : OUT STD_LOGIC; - IO46 vs : OUT STD_LOGIC; - IO47 dout : OUT STD_LOGIC_VECTOR( 5 DOWNTO 0); - RR GG BB mem_d : IN STD_LOGIC_VECTOR( 7 DOWNTO 0); - IO15.IO08 mem_a : OUT STD_LOG

10、IC_VECTOR(14 DOWNTO 0); - IO06.IO00 - IO63.IO56 mem_rd: OUT STD_LOGIC; - IO16 mem_wr: OUT STD_LOGIC - IO17 ); END vga; ARCHITECTURE behv OF vga IS SIGNAL h_cnt: INTEGER RANGE 0 TO 799; SIGNAL v_cnt: INTEGER RANGE 0 TO 523; SIGNAL i_hs : STD_LOGIC; SIGNAL i_vs : STD_LOGIC; SIGNAL v_hs : STD_LOGIC; SI

11、GNAL v_vs : STD_LOGIC; SIGNAL addr : STD_LOGIC_VECTOR(14 DOWNTO 0); BEGIN hs = i_hs; vs = i_vs; PROCESS(clk) BEGIN IF clkEVENT AND clk = 1 THEN IF h_cnt = 799 THEN h_cnt = 0; ELSE h_cnt = h_cnt + 1; END IF; IF h_cnt = 96 THEN i_hs = 1; ELSIF h_cnt = 0 THEN i_hs = 0; END IF; IF h_cnt = 783 THEN v_hs

12、= 1; ELSIF h_cnt = 144 THEN v_hs = 0; END IF; END IF; END PROCESS; PROCESS(i_hs) BEGIN IF i_hsEVENT AND i_hs = 1 THEN IF v_cnt = 524 THEN v_cnt = 0; ELSE v_cnt = v_cnt + 1; END IF; IF v_cnt = 2 THEN i_vs = 1; ELSIF v_cnt = 0 THEN i_vs = 0; END IF; IF v_cnt = 514 THEN v_vs = 1; ELSIF v_cnt = 35 THEN

13、v_vs = 0; END IF; END IF; END PROCESS; mem_a = addr; mem_rd = 0; - 显示固定图象，存储器做ROM用 mem_wr = 1; PROCESS(clk, v_hs, v_vs) BEGIN IF v_hs = 1 THEN addr(7 DOWNTO 0) = ; - 行消隐时复位地址低7位 ELSIF clkEVENT AND clk = 1 THEN addr(7 DOWNTO 0) = addr(7 DOWNTO 0) + 1; END IF; IF (v_vs = 1) OR (v_hs = 1) THEN dout = ;

14、 - 场消隐或行消隐时，不输出图象信号 ELSIF clkEVENT AND clk = 0 THEN dout = mem_d(5 DOWNTO 0); - 将存储器内容读出显示 END IF; END PROCESS; PROCESS(i_hs, v_vs) BEGIN IF v_vs = 1 THEN addr(14 DOWNTO 8) = ; - 场消隐时复位地址高8位 ELSIF i_hsEVENT AND i_hs = 1 THEN addr(14 DOWNTO 8) = addr(14 DOWNTO 8) + 1; END IF; END PROCESS; END behv;VH

15、DL程序在Quartus编译结果3.5 Quartus时序仿真波形4 配置到EDA6000实验箱引脚设置：配置下载：输出结果：5 系统设计工作进程12月28日：选择课题及查找资料；12月29日31日：VHDL源代码编写、调试；1月4日6日：在EDA6000实验箱上调试，画原理框图，撰写报告。设计小组分工： 方案论证、系统框图：王慧敏、刘莎莎、李莎 VHDL程序编写：宋寒涛、鄢稳平 VHDL程序调试、Quartus及EDA6000实际仿真、论文整理：韩斌6 收获和体会VGA显示器因为其输出信息量大，输出形式多样等特点已经成为现在大多数设计的常用输出设备，FPGA以其结构的优势可以使用很少的资源产生VGA的各种控制信号。本次课程设计使我们重温了课本知识，并把理论付诸于实践，不但让我们深入的领悟EDA设计的精髓和VHDL程序的要领，而且极大得提高了我们的实际动手能力。尽管在设计过程中遇到了诸多困难，但是小组各成员齐心协力，通过查找资料、讨论等多种方式一一克服。但正是这些挫折的磨练，使我们懂得了科学的严谨性。我们必须以十分认真的态度和坚持不懈的精神，才能使我们在自己的学术领域中真正的学有所成。7参考文献参考文献1 曾繁泰,陈美金 编著.VHDL程序