数字定时器的设计与实现毕业论文

1、学术诚信声明本人声明：所呈交的报告（含电子版及数据文件）是我个人在导师指 导下独立进行设计工作及取得的研究结果。 尽我所知，除了文中特别 加以标注或致谢中所罗列的内容以外，报告中不包含其他人己经发表 或撰写过的研究结果，也不包含其它教育机构使用过的材料。与我一 同工作的同学对本研究所做的任何贡献均己在报告中做了明确的说 明并表示了谢意。报告资料及实验数据若有不实之处，本人愿意接受 本教学环节“不及格”和“重修或重做”的评分结论并承担相关一切 后果。日期:本人签名:课程设计任务书课程设计名称XXXX课程设计专业学生姓名班级学号题目名称起止日期年月日起至年月日止课设内容和要求：参考资料：教研室审核

2、意见：教研室主任签字：指导教师（签名）年月日学生（签名）年月日课程设计总结:经过本次课程设计，我学会了好多东西，不仅学会了新的语言，而且学会了 计算机硬件上的一些东西，我相信这对我以后的发展和认识提供了非常大的帮助， 不仅可以从软件方面去分析东西，还可以从硬件方面分析东西，所以我觉得我的收获是巨大的。 这次课程设计是在已学计算机组成原理基础上进行的一次大型实验，也是对该课 程所学理论知识的深化和提高，能综合应用所学知识，设计与制造出具有较复杂 功能的应用系统，并且在实验的基本技能方面上进行了一次全面的训练。通过对数字定时器程序的编写，使我对计算机组成原理的基本知识的使用更 加熟练，同时也增加了

3、我对计算机组成原理的一些认识，培养从资料文献、科学 实验中获得知识的能力，在作业完成过程中通过和同学的交流，也增加了合作的 技巧，初步培养了我的工程意识和创新能力。通过查阅以下资料也学到了一些课 本上没有的东西，很多知识从模糊概念到具体的了解， 从毫无所知到具体的应用, 拓宽了自己的知识面，增加了学好汇编语言的信心。当然，也存在了许多的问题，如编写程序时没有注意程序的逻辑性，导致用 ModelSim仿真时出现了内存过大，软件奔溃的问题。在以后的学习工作中，我要吸取这次教训，设计好每一个环节后再进行制作 与组装。最后，感谢老师的辛勤解答目录 TOC o 1-5 h z HYPERLINK l b

4、ookmark6 o Current Document 1总体设计方案-5 - HYPERLINK l bookmark8 o Current Document 1.1设计原理-5 - HYPERLINK l bookmark10 o Current Document 1.2设计思路-5 - HYPERLINK l bookmark12 o Current Document 1.3设计环境-6 - HYPERLINK l bookmark14 o Current Document 2详细设计方案-7 - HYPERLINK l bookmark16 o Current Document 2.1

5、总体模块设计 -7 - HYPERLINK l bookmark18 o Current Document 2.2计时电路与清零电路模块设计 -7 - HYPERLINK l bookmark20 o Current Document 2.3定时电路模块设计-9 - HYPERLINK l bookmark22 o Current Document 2.4报时电路模块设计-10- HYPERLINK l bookmark24 o Current Document 3设计仿真-11 - HYPERLINK l bookmark26 o Current Document 3.1清零操作仿真 -11

6、 - HYPERLINK l bookmark28 o Current Document 3.2报时操作仿真-11 - HYPERLINK l bookmark30 o Current Document 参考文献-12 - HYPERLINK l bookmark32 o Current Document 附录-13 - HYPERLINK l bookmark34 o Current Document 程序代码-13 - HYPERLINK l bookmark36 o Current Document 总体电路图-16 -计算机组成原理课程设计报告第一章总体设计方案- -1总体设计方案1.

7、1设计原理数字定时器是由计时电路、定时电路，清零电路和报时电路等几部分组成的。 其中，定时电路和计时电路，将时间显示在七段数码管上，定时电路对时、分提 供设置并储存；清零电路作用时，系统的分秒时同时归零。1.2设计思路由于设计为数字定时器，所以一定会有脉冲发送部分，但是由于本次课设不 需要实际操作，则脉冲发送部分先不考虑。其次，重点就是计时电路，顾名思义， 数字定时器首先要实现定时的功能，包括时，分，秒的计时，分别类似于模24、模60、模60计数器的形式，只需要把三个计数器的信号连接起来就可以实现对 时，分，秒的计时功能。在程序中通过 3个8位寄存器来保存时，分，秒，已达 到输入输出。定时电路

8、也是采用寄存器的方法来保存时，分，通过改变寄存器的里的数据来定时，然后报时电路通过对比定时电路中的数据与计数器中的数据来 达到准确报时的目的，清零电路，如果清零开关信号为1,清空所有计时电路寄存器中的数据，并停止计时。（如图 1.2）图1.21.3设计环境设计软件：Altera公司的综合性 PLD/FPGA开发软件Quartus IIO QuartiK- II - Dzuyuankws-liv/rairTVrami - ram - raiwi.蓉 Filie Edit Viw Prajm Asignmc-ntE Pr&eftGffngTgk Wirwlow HHp_ J MD G?0 曰上：

9、|ram戕占尊辭 H? *4 *tD O * i oPTDfct Fitfhlgatnr卩口Help, pms Fl:E Ct2冷1 iLcdule eul (In daAr In r wr aar 匚aregi 23Input7;0 in dat-a/ 输入數鹑9input九口 r w;/ 進石挾协g.口 j-cpuic | T ： cna匸 srare,? / 存f占器翔出豹据n-SO tfieffiOrYimCi / 横.再fiSifr8reg J :D| address? 存槁器地址&zeg7ED| ctacaj/ 存悟罷输出数梔10Ig7：D| QWt 鼻“：11lnctet pcP

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11、TnUbrtfymWUbrvymajw=Li-fir ynTUUvffiijbr-a-YHstdUxatyUkjryLibr#ynw5efcfn_HLirjY5FtdUwa-yrtd_dev&opersfcitUhrjrrUX*vtfiOSUbf#rMMMAAAMAAA如aAAAl r -*+-一 *aSF9-B-仿真软件：Mentor公司的ModelSim。File Edrt View Compile SimulaGie- Add Library Tools LayouE Window HelpHebtwo阳_王列”應m 碍 cajKH/.K2JbJHOg JBCHF./nm-工 L25MO

12、SKH 人 5HaDELJKM/a.AMii-L：l SMBELJECHF.Jsvjstd jMOEe-JECH-MkllSOQOIMODELJTKH 人血de血 Jb 畫鈕L工5“jstd ?MCEGL_1ECH/. tdoeekp HVKRajKHf-加g耳强 SMODB-JBCH/.AwtoQATraewIM+ J X( Unable： to cipED pz*口 fldMrfe#Srtzikl4o Desgn LdagmS aI E计算机组成原理课程设计报告第二章详细设计方案- -2详细设计方案2.1总体模块设计数字定时器是由计时电路、定时电路，清零电路和报时电路等几部分组成的。 模块

13、设计代码如下：module x(turn,cha nge,ahour,ami n,asec,clk,hour1,mi n1,k,sec1,stop);in put cha nge,tur n, stop;output k;output 7:0ahour,am in, asec;reg 7:0ahour,am in, asec;output 7:0hour1,mi n1,sec1;reg 7:0hour1,mi n1,sec1;reg coun ta,cou ntb,fm;in put clk;reg min clk,hclk;reg k;2.2计时电路与清零电路模块设计由于信号不能在多个并发进

14、程中赋值，所以将计时电路与清零电路写在了一 起。计时电路包括时，分，秒的计时，分别类似于模24、模60、模60计数器的形式。所以在代码实现的时候考虑了三种情况：一，出现59的情况与23的情况；二，出现 9,19,23,39,49 的情况；三，不存在以上的正常情况；/秒模块代码如下：always (posedge clk) beg inif(stop=1)beg in sec17:0=0; min clk=1; endelse if(sec 1=8h59) begi n sec1=0;min clk=1;endelse begi nif(sec13:0=9)begin sec13:0=0;sec

15、17:4v=sec17:4+1; endelse sec13:0v=sec13:0+1;min clk=0;endif(stop=1)beg insec17:0=0;min clk=1;endendalways (posedge mi nclk)/ 分begi nif(stop=1)beg inmi n17:0v=0;hclk=1;endif(mi n仁=8h59)beg in min 1=0;hclk=1;endelse beg inif(mi n13:0=9)beg in min 13:0=0; mi n17:4=mi n17:4+1; endelse mi n13:0v=mi n13:0

16、+1; hclk=0;end if(stop=1) begi n mi n17:0v=0; hclk=1; endendalways (posedge hclk) / 时beg inif(stop=1) begin hour17:0=0; endif(hour 1=8h23)hour1=0;else beg inif(hour13:0=9)begin hour13:0=0;hour17:4v=hour17:4+1;endelse hour13:0=hour13:0+1;endif(stop=1) begin hour17:0=0;endend2.3定时电路模块设计定时电路也是采用寄存器的方法来

17、保存时， 分，通过改变寄存器的里的数据 来定时。Turn是用来调节时与分之间的转换，change则改变数值的的变化。如 果Turn在时位上，则每点一下change则改变时位加1，知道23再加1则清零; 如果Turn在分位上，则每点一下change则改变分位加1，知道59再加1则清零always (posedge turn) begi n fm=fm;endalwaysbegi nif(fm)beg incoun ta=cha nge; endelsebeg incoun tb=cha nge; endendalwaysbeg inasec=8hzz; endalways (posedge co

18、un ta) beg in if(am in=8h59) amin=0;else begi n if(ami n3:0=9) beg in amin 3:0=0;ami n7:4=ami n7:4+1;endelse ami n3:0v=ami n3:0+1;endend always (posedge coun tb) if(ahour=8h23) ahour=0;else beg in if(ahour3:0=9) begin ahour3:0=0; ahour7:4v=ahour7:4+1;endelse ahour3:0=ahour3:0+1; end2.4报时电路模块设计报时电路是通

19、过对比定时电路中的数据与计数器中的数据来达到准确报时的目 的。代码实现如下：alwaysif(hour17:0=ahour7:0)&( mi n17:0=ami n7:0&min 1!=0)&stop!=1 &se c17:0=1)beg ink=1;endelse beg ink=0; end计算机组成原理课程设计参考文献- -3设计仿真3.1清零操作仿真设置时钟为1分钟，turn按键2次，turn按键1次，设置完成。打开开关stop 开始计时，记到3秒时，关闭开关，停止计时且 hour1,min1,sec1清零。图3.13.2报时操作仿真设置时钟为1分钟，turn按键2次，turn按键1次

20、，设置完成。当计时达到1分钟时，K信号发出高电平，即发出响声，且停止清零。V：l maI.27 us 1.31 us1.36 us1.39 us申 u= 14?L5I usNam电14 7E田 ahourH Coa田 amin触01F+1电 3H 7.zzell?UrLTT_rT_r_rr_田 hourl輕匚00 Bini朕01X ooHCfcx 01 X 02 X00turnH i11II1II1111III111II1I1IekangeH i111II11lllllkiiiiiiistopHi i i rVH iiih1dI111d1ti11liI1iiHiiii1iiiii1cpIqii

21、I1pIiiiItbb11iii1bb1;1il图3.2参考文献1李景华可编程程逻辑器件与EDA技术MD .北京：东北大学出版社，20012范延滨.微型计算机系统原理、接口与 EDA设计技术M.北京：北京邮电大 学出版社，20063王爱英.计算机组成与结构（第4版）M.北京：清华大学出版社，20064王冠.Verilog HDL 与数字电路设计M.北京：机械工业出版社，2005 白中英.计算机组成原理M.科学出版社出版社，2008 胡越明计算机组成与设计M.北京：科学出版社，2006- -附录程序代码module xxx(turn,cha nge,ahour,ami n,asec,clk,ho

22、ur1,mi n1,sec1,k,stop); in put cha nge,tur n, stop;output k;output 7:0ahour,am in, asec;reg 7:0ahour,am in, asec;reg coun ta,co un tb,fm;reg start1;in put clk;output 7:0hour1,mi n1,sec1;reg 7:0hour1, min 1,sec1;reg mi nclk,hclk,start2,clr;reg k;always (posedge turn)begi n fm=fm;endalwaysbegi nif(fm)

23、beg incoun ta=cha nge;endelsebeg incoun tb=cha nge;endendalwaysbeg inasec=8hzz; endalways (posedge coun ta)beg in if(am in=8h59)amin=0;else begi nif(ami n3:0=9)beg in amin 3:0=0;ami n7:4v=ami n7:4+1;endelse ami n3:0v=ami n3:0+1;endend always (posedge coun tb) if(ahour=8h23) ahour=0;else beg in if(ahour3:0=9) begin ahour3:0=0;ahour7:4v=ahour7:4+1; endelse ahour3:0=ahour3:0+1; endalways (posedge clk)beg in if(stop=1) beg in sec17:0=0; min clk=1; endelse if(sec 仁=8h59)begi n sec1=0;min clk=1;ende