企业管理EDA的发展过程

1、PAGE PAGE 6EDA的的发展过过程作为电子子设计技技术的核核心的EEDA技技术是指指以计算算机为工工作平台台研制成成的电子子CADD通用软软件包，融合了了计算机机技术、应用电电子技术术、智能能化技术术的最新成成果。EEDA主主要能辅辅助进行行IC设设计、PCBB设计和和电子电电路设计计这三方面面的设计计工作，已有330年的的发展历历程，大大致可分分为以下下三个阶阶段：CADD阶段，CAEE阶段和EDAA阶段。起源于九九十年代代的电子子系统自自动化技技术代表表了当今今电子设设计技术术的最新新发展方方向，高高层次的的电子设设计方法法，它通过“自自顶向下下”的设设计方法法，对整整个系统统进行

2、功功能划分分。系统的的关键电电路通过过专用集成成电路实实现，然然后采用用HDLL完成系系统行为为级设计计，最后后通过综综合器和和适配器器生成最最终的目目标器件件。下面面重点介介绍与EDAA基本特特征密切切相关的的4个概念念：1“自自顶向下下”的设设计方法法：上世纪的的最后一一个十年年开始前前，电子设设计人员员设计系系统的方方法主要要为选用用标准集集成电路路“自底底向上”地构造造需要实实现的系系统，但但这种方方法在长长期的生生产实践践中被证证明是成成本高、效率低低和容易易出错的的。于是设计计人员开开始了新新的设计计方法的的探究，改为使使用“自顶向向下”的设计计方法。这种全全新的设设计方法法首先从

3、从系统设设计入手手，在系系统顶层层进行功功能方框框图的划划分（由于设设计的主主要仿真真和调试试过程是是在高层层次上完完成的，这既有有利于早早期发现现结构设设计上的的错误，避免设设计工作作的浪费费，又减减少了逻逻辑功能能仿真的的工作量量）。然后，设计人人员在方方框图一一级进行行仿真、纠错和用硬件件描述语语言对高高层次的的系统行行为进行行描述，并进行行系统一一级的进行验验证。最最后，用用综合优优化工具具生成具具体门电电路的网网络表，并可通通过印刷刷电路板板或专用用集成电电路进行行硬件实实现。2采用用ASIIC芯片片进行设设计：随着设计计现代电电子产品品的复杂杂度日益益提高一一个电子子系统可可能需要

4、要包含成成千上万万个中小小规模集集成电路路，这就就带来了了体积和和功耗的显显著增大大和系统统整体可可靠性的的降低。为了解解决这个个问题设设计人员员研发了了通过AASICC芯片进进行设计计的方法法。ASICC芯片又又可分为为以下三三种：全定制AASICC：芯片上所所有晶体体管的几几何图形形和工艺艺规则均均由设计计师定义义。设计计师将设设计结果果交由厂厂家进行行掩模制制造并由由后者做做出产品品。通过过这种设设计方法法，芯片面面积利用用率高、低功耗耗的且速速度快，具有最最优的性性能。但但由于需需要设计计师进行行全局的的精密设设计和验验证，过过程难免免耗时且且费钱。因为这这个原因因，全定定制ASSIC

5、只只在大批量量产品上上开发运用用。半定制AASICC：半定定制ASSIC芯芯片的版版图设计计通过牺牲牲芯片性性能来缩缩短开发发时间方方法。通通常包含含以下两两种方法法：门阵阵列设计计法和标标准单元元设计法法。这两种种方法约约束性的的设计方方法可以以很大程程度地简简化设计计。可编程AASICC：可编程逻逻辑芯片片经历了了从PALL到FPGGA的发展阶阶段，最最大的特特点就是是设计人员完成成设计后后，自己己就可以以烧制出出需要的的芯片而而无须通过过IC厂家家进行制制造，这使得开开发周期期得到了了相当大大的缩短短。目前较为为领先的的CPLLD和FPGGA属高高密度集集成度已已高达两两百万每门，属于于

6、高密度度可编程程逻辑器器件，已成为为现代高高层次电电子设计计方法的的实现载载体。它兼具高高集成度和可编程程的优点点，特别别适合于于产品的的快速先先期研制制和开发。3.硬件件描述语语言HDDL：在EDAA时代，设计师师通过HHDL软软件编程程的方式式来描述述电子系系统的逻逻辑功能能、电路路结构和和连接形形式。作为一种种用于设设计硬件件电子系系统的计计算机语语言，HHDL与与传统的的门级描描述方式式相比更更适合大大规模系系统的设设计。如如果要实实现一个个三十二二位的加加法器，利用VVHDLL语言实实现只需需要一行行“ ZZ = X Y ”。如果果使用图图形输入入软件进进行设计计却需要要输入多多至五

7、百百到一千千个逻辑门。且VHHDL语语言较之之有可读读性强，易于修修改和发发现错误误的优点点。早期的硬硬件描述述语言由由不同的的EDAA厂商开开发，互不兼兼容且不不支持多多层次设设计。层次间间翻译工工作通过过人工实现现，这显显然给电电子系统统设计的的发展造造成了很很大的阻阻碍。为为了克服服以上不不足，119855年美国国国防部部正式推推出了高高速集成成电路硬硬件描述述语言VVHDLL.该语语言在119877年被IEEEE采纳纳为硬件件描述语语言标准准。作为一种种全方位位的硬件件描述语语言，VVHDLL包括系系统行为为级、寄寄存器传传输级和和逻辑门门级多个个设计层层次,支支持结构构、数据据流和行

8、行为三种种描述形形式的混混合描述述。因此VVHDLL几乎覆覆盖了以以往各种种硬件描描述语言言的功能能，整个个自顶向向下或自自底向上上的电路路设计过过程都可可以用VVHDLL来完成成。不仅如此此，VHHDL还还具有以以下优点点：具有有宽范围围描述能能力，将设计计人员的的工作重重心提高高到了系系统功能能的实现现与调试试，而花花较少的的精力于于物理实实现；可以用用简洁明明确的代代码描述述来进行行复杂控控制逻辑辑的设计计，而且且也便于于设计结结果的交交流、保保存和重重用；设计不不依赖于于特定的的器件，方便了了平台的转转换；作作为一个个标准语语言，被被众多的的EDAA厂商支支持，系系统移植植性好。4ED

9、DA系统统框架结结构。目前主要要的EDDA系统统都建立立了自己己的框架架结构，如DeesiggnFrrameeworrk和FallconnFraamewworkk，且这些些框架结结构都遵遵守国际际统一技技术标准准。EDDA系统统框架结结构是一一套配置置和使用用EDAA软件包包的规范范，可以以将来自自不同EEDA厂厂商的工工具软件件进行优优化组合合，集成成在一个个易于管管理的统统一的环环境之下下。通过过对任务务和设计师师之间在在整个产产品开发发过程中中的信息息进行传输输与共享享，EDDA系统统框架结结构促进进了工程程自顶向向下的设计方方法。电子设计计自动化化技术的的每一次次进步,都引起起了设计计

10、层次上上的飞跃跃。下面面主要介绍绍电路级级设计和和系统级级设计：电路级设设计：设计师接接受系统统设计任任务后首首先需要要确定设设计方案案并选择择能实现现该方案案的合适适元器件件。在选选定原件件后需要要根据具具体的元元器件设设计电路路原理图图。然后可以以开始进进行包括括数字电电路的逻逻辑模拟拟、故障障分析、模拟电电路的交交直流分分析、瞬瞬态分析析在内的的第一次次仿真。在进行行系统仿仿真时，必须要要有元件件模型库库的支持持，计算算机上模模拟的输输入输出出波形代代替了实实际电路路调试中中的信号号源和示示波器。这一次次仿真可可以检验验设计方方案在功功能方面面的正确确性。第一次仿仿真之后后，在制制作PC

11、CB板之之前还可可以进行行PCBB后分析析。其中包包括热分分析、噪噪声及窜窜扰分析析、电磁磁兼容分分析、可可靠性分分析等。软件可可将分析析后的结结果参数数反标回回电路图图，进行行第二次次仿真。这次仿仿真主要要是用于于检验PCCB的可可行性。通过仿真真，电路路级的EEDA技技术可以以使电子子工程师师在实际际的电子子系统产产生前就就可以全全面地了了解系统统的功能能特性和和物理特特性。因因此可以以缩短开开发时间间、降低低开发成成本，将将开发风风险消灭灭在设计计阶段。系统级设设计：近二十年年来电子子信息类类产品的的开发明明显呈现现复杂程程度提高高和上市时时限紧迫迫的特点点。但电路级级设计本本质上是是基

12、于门门级描述述的单层层次设计计，设计计师的所有有工作都都是在基基本逻辑辑门这一一层次上上进行。这种设设计方法法不能适适应新的的形势，因此，系统级级设计方方法作为为一种高高层次的的电子设设计方法法应运而而生。高高层次设设计是一一种“概概念驱动动式”设设计。它它允许设设计人员员针对设设计目标标进行功功能描述述而无须通通过门级级原理图图描述电电路。这无疑使使得设计计人员摆摆脱了电电路细节节的束缚缚，可以以更好地地以把精精力集中中于创造造性的方方案与概概念的构构思上。一旦这这些概念念构思以以高层次次描述的的形式输输入计算算机，EEDA系系统就能能以规则则驱动的的方式自自动完成成整个设设计。这这样新的的概念就就能迅速速有效地地成为产产品，从从而大大大缩短产产品的研研制周期期，提高高研发效效率。而且，由由于高层层次设计计不涉及及实现工工艺而只是定定义系统统的行为为特性，因此，还可以以在厂家家综合库库的支持持下利用用综合优优化工具具将高层层次描述述转换成成针对某某种工艺艺优化