实验七4选1多路选择器设计实验(DOC)

1、实验七4选1多路选择器设计实验(DOC)实验七4选1多路选择器设计实验(DOC)14/14实验七4选1多路选择器设计实验(DOC)实验七4选1多路选择器设计实验一、实验目的进一步熟习QuartusII的VHDL文本设计流程、组合电路的设计仿真和测试。二、实验原理四选一多路选择器设计时，试分别用IF_THEN语句、WHEN_ELSE和CASE语句的表达方式写出此电路的VHDL程序，要求选择控制信号s1和s2的数据类型为STD_LOGIC;当s1=0，s0=0；s1=0，s0=1；s1=1，s0=0和s1=1，s0=1时，分别履行y=a、y=b、y=c、y=d。三、程序设计其表示框图以下：此中输入

2、数据端口为a、b、c、d，s1、s2为控制信号，Y为输出。令s0s1=“00”时，输出y=a；令s0s1=“01”时，输出y=b；令s0s1=“10”时，输出y=c；令s0s1=“11时，输出y=d；a4选1输入by数据c数据选择器ds0s1真值表以下：输入输出xs0s1ya00ab01bc10cd11d四、VHDL仿真切验（1）用IF_THEN语句设计4选1多路选择器1.成立文件夹D：alteralEDAzuoyeif_mux41,启动QuartusII软件工作平台，翻开并成立新工程管理窗口，达成创立工程。图1利用NewProjectWizard创立工程mux41翻开文本编写。NEWVHDL

3、File相应的输入源程序代码存盘为mux41.vhd.。图2选择编写文件种类源程序代码以下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux41ISPORT(a,b,c,d:INSTD_LOGIC;s0:INSTD_LOGIC;s1:INSTD_LOGIC;OUTSTD_LOGIC);ENDENTITYmux41;ARCHITECTUREif_mux41OFmux41ISSIGNALs0s1:STD_LOGIC_VECTOR(1DOWNTO0);BEGINs0s1=s0&s1;PROCESS(s0s1,a,b,c,d)BEGINIFs0s1=00

4、THENy=a;ELSIFs0s1=01THENy=b;ELSIFs0s1=10THENy=c;ELSEyNetlistViewers-RTLViewers命令，即HDL的RTL级图形观察器，选择好后即自动弹出计数器设计的RTL电路，以以下列图：图7RTL电路图(2)用WHEN_ELSE语句设计4选1多路选择器成立文件夹D：alteralEDAzuoyewhen_mux41,启动QuartusII软件工作平台，翻开并成立新工程管理窗口，达成创立工程。图1利用NewProjectWizard创立工程mux41翻开文本编写。NEWVHDLFile相应的输入源程序代码存盘为mux41.vhd.。图2

5、选择编写文件种类源程序代码以下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux41ISPORT(a,b,c,d:INSTD_LOGIC;s0:INSTD_LOGIC;s1:INSTD_LOGIC;OUTSTD_LOGIC);ENDENTITYmux41;ARCHITECTUREwhen_mux41OFmux41ISSIGNALs:STD_LOGIC_VECTOR(1DOWNTO0);BEGINs=s0&s1;yNetlistViewers-RTLViewers命令，即HDL的RTL级图形观察器，选择好后即自动弹出计数器设计的RTL电路，以以下列

6、图：图7RTL电路图用CASE语句设计4选1多路选择器成立文件夹D：alteralEDAzuoyecase_mux41,启动QuartusII软件工作平台，翻开并成立新工程管理窗口，达成创立工程。图1利用NewProjectWizard创立工程mux41翻开文本编写。NEWVHDLFile相应的输入源程序代码存盘为mux41.vhd.。图2选择编写文件种类源程序代码以下：LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYmux41ISPORT(a,b,c,d:INSTD_LOGIC;s0:INSTD_LOGIC;s1:INSTD_LOGIC;OUTSTD

7、_LOGIC);ENDENTITYmux41;ARCHITECTUREcase_mux41OFmux41ISSIGNALs0s1:STD_LOGIC_VECTOR(1DOWNTO0);BEGINs0s1yyyyNULL;ENDCASE;ENDPROCESS;ENDARCHITECTUREcase_mux41;综合运转，检查设计能否正确。图3全程编译无错后的报告信息4.生成symbol。图4生成symbol成立波形编写文件进行功能仿真，仿真结果以以下列图所示。图5设置时钟CLK的周期图6仿真波形输出报告从上图时序仿真能够看出：s0s1=“00”时，输出y=a；s0s1=“01”时，输出y=b；s0s1=“10”时，输出y=c；s