SDRAM控制器的时序分析

1、SOPC系统中SDRAM控制器的时序分析参数名词解释 T 、T ：器件在Clock的上升沿的时候送出数据，最大经过T(T )的时间在coutmax HZcoutmax H器件的管腿输出。或者：在下一个时钟上升沿来了后，器件会驱动新的信号，在经过最多T(T )coutmax HZ 的时间(相当于输出保持时间)可能把先前驱动的信号冲掉。这2种解释是等效的。CLKDOMCOMMANDTO T1lT2 nT4丄CLKDOMCOMMANDTO T1lT2 nT4丄-.-櫛 71 jf匡DONT CAHEMT48LC4M32B2 THZT 、：在Clock的上升沿的时候送出数据，最小经过T (T )的时间

2、在器件coutmin OHcoutmin OH的管腿输出。或者：在下一个时钟上升沿来了后，器件会驱动新的信号，在经过最少T(T )coutmin OH 的时间(相当于输出保持时间)可能把先前驱动的信号冲掉。这2种解释是等效的。TlTOTlCLXCOMMANDRfADtonDQDojrCOMMANDRfADtonDQDojrCAS Latency = 3DONT CAR -UNDEFINEDMT48LC4M32B2 TOHT、T :输入建立时间，采样前信号保持不变的时间。su DST、T、T :采样保持时间，采样后信号需要继续维持不变的时间。ih H DH滞后、超前是相对的，比如，系统时钟滞后S

3、DRAM时钟与SDRAM时钟超前系统时钟, 这2种说法是一致的。R_T、W_T、R_T 、W_T 都是时间，如果计算中这些值有小于0的情况，说明LagLagleadlead时序设计无法满足实际要求。连接 Nios II 和 SDRAMSDRAM和Nios II连接的典型电路框图如下图所示。SDRAM和System使用同一个 PLL输出时钟，可以保证Controller Clock和SDRAM Clock的相对抖动比较小。外部 晶振的时钟送入PLL，然后由PLL产生两个同频的时钟一个供给Nios II系统使用，另 一个供给SDRAM使用。(把PLL设置成Zero Buffer Mode可以比较方

4、便地控制SDRAM Clock和输入时钟ExternClock的相位关系。)Nios II系统中的SDRAM控制器和SDRAM通过双向数据线以及其它的单向控制线和SDRAM相连。SDRAM Clock通常是E0输出或者C2输出，E0和C2都是PLL专用于输出外部时钟 的，有比较小的抖动。由于一个FPGA中通常有若干个PLL，综合后使用哪个PLL是由 输入时钟Extern Clock决定的，所以SDRAM Clock必须和Extern Clock是同一个PLL 的专用输入管腿和专用输出管腿。调试SDRAM和NiosII的最关键是调整SDRAM Clock 的相位。下面推导SDRAM Clock和

5、Extern Clock的相位关系。三、SDRAM时钟超前系统时钟三、SDRAM时钟超前系统时钟Fl Fl gure 1 -5. Calculal I ng the k axlm uiri $D RAM Clock bead口iSl为Read CycleIQH *U|时辺GMTtraHBr ClockWrtte Cycle畀rlE= g -口iSl为Read CycleIQH *U|时辺GMTtraHBr ClockWrtte Cycle畀rlE= g -匕口 MA兀护尸曲】-时s戸口尺卅川3DRM OorXGzmL回IE ClockZuTife- DAh 1心乩廖01CO_hUX -rra.

6、i 沪控制器读，SDRAM写。R_leadcoutminih控制器写，SDRAM 读。W_T =T (T (FPGA)+ T (SDRAM)lead CLKcout maxsu四、 SDRAM时钟滞后系统时钟Fl i|ine 1 氓 Calculatlnij t he Mam ini um SD RAM Clack Lag控制器读，SDRAM 写。R_T =T (T (SDRAM)+ T (FPGA)lag CLKcoutmaxsu控制器写，SDRAM 读。W_T =T (FPGA)-T (SDRAM)lag coutminih五、 计算SDRAM Clock的允许最大提前量和最大的落后量选取

7、最小的X和最小的Tl，计算SDRAM Clock的允许最大提前量和最大的落后 leadlag量，相对于控制器的时钟，最优的SDRAM的时钟相移值为：(-T + T )/2。leadlag举个例子：Nios II和SDRAM(MT48LC4M32B2-7)相连主频100MHz。其数据如下：Data In: T = 2 ns, T = 1 nssuihData Out: T (T )= 2.5 ns, T (T )= 5.5 ns (CL=3)，ohcoutminhz/taccoutmax2.5-5.5 ns(Da ta Undefined)AC CHIRACreRISiTIC$-7PARAMiE

8、IERSYMBOLMINMAXMlHMAXNOTESAocke time rr-om CLKCL = SlAC (3)S.5nsCL-lAC 12)7.58nsCL - 1加11)1717nsAddress hcJd timeLAH11nsAltfifos5 sctiiip time阳1.52mclk nigruevei widtnTCH2.527&rtiCLK ICW-RW9I widthPL2.52 了5mr.L - :jTCK(3)G7ns23CL-2cCK2)10tons23CL= 1g202flns23CKE haldtimD1CKH11nsCKE setup timetKS1.52

9、re曲乱 RAS?. CAS. WE此 DQM Hold time1n&曲乱 RAS?. CASj?. WE?, DQM setup trmDl.fi2n&Data-in hold timelDH11nsmup thneCD51.52mDaiaoui hi-gh-rmpedartiimCL = 3HZI3)I.-5.5nsIDCL = 2HZ|2)7.5FE10CL - 11717ns10lcnM-hmpcdanc&iin*crLZ11nsDato-out hold time1OH22.SnsFGPA的数据可以在编译报告的时序分析部分得到，T (FPGA)，T (FPGA)，coutmaxsu

10、T (FPGA)，分别可以从T，T，T部分得到各个SDRAM相关信号的最大值。而T(FihcosuhcoutminPGA)贝9可以运行 Fast timing model timing analyzer 来得至U。i rr Tfe-JbcL ATiLDHnLi Tr w*uTkIi卑4 . ： IfkjeHh-i rr Tfe-JbcL ATiLDHnLi Tr w*uTkIi卑4 . ： IfkjeHh-疑F燼習卷勺4 L怙检旳 4.! ahC| rfPDnj-.UrJ=|Dig Tcdj.ruElfi 5nr*4TFFill SatkhliKI；Pin KEnrDsGsAtEnLLi/口F

11、lfS EL算wd IUHFlfi LafAnaLyri i. lil 5ynlh+n x Fitr 二母=1皿一 -=liai n And.yTi*iTriilyEiS * SFTi ULiEiS TLitor (plAli Hi IdOtlhi-LMU-fcr 1dari+ya.1* iMrofr HMurCJ.耳主l*. 沁JLsLuE比怡ClsKk &rhj?： UCDCELck也呵：CLtdr HlrfCH 耳 HJL Clt-lc ft.lil:J :_kLE 学丘讥4rEw DAICITc.AirIfnMd Tmi3 Aai ihiIi.S，U IhMHRFar12询E贮妙nsI

12、SLE3MH;lpfiEd - 6E35rclISiOlJESl MH： | piiE-d 隔UlS D_-*! fiK-sSLZJ!._rTr*it； i RAN_b帥冋上曲网虬血氐匕rrcd轴1躍耐3ISCOMHllDWrd- 俪型SDFKfCfUH_lxe_rriMkMDFN_bri4IQD.E3MHzi|：:d 氐百於卩町5DFMM_mhiiK SEFL4M_miil=i_nMEDRAM_bKl-54沁u1063 MH： iplijd- 6EKrc)HDRNM_rJflriiKai-1=LAtl_v#iilKi_rrk*；DRAH_bBd-G4J妙個IWiOuES MH： | piiE

13、-d 临严7ion n6 573 iH乩期ulnZK MHz l E-6.573FIS旳細*笠仙匸也1血51北化血d如95 jE4 u15Z14 MHzipdijd-G5?3rc)HDFMMv#iiIki rrck*；DRAH_bBd-105.(Bi nsiS2l4 MH: 1 piiE-d L573nEj3 D甩虫丿出9扇阶也ftiM lK匕剧轴i FHJj曲11IJIZnPM_h:k1丘：型個15E=t! MH; | piiE-d b3fin=j帥陶 上删 ZeGEWfHJr曲hzjE#轴|隔福124 11 * _ncdjfl B D Ran _h 曲1flH15 MH: I piiE-d

14、 -FGPA的数据也可以从ALTERA的数据手册找到。Cyclone Parameters FPGA (Cyclone 1C20-7)-Column ll/Os and Global ClockData In: tsu = 2.4 ns? th = 0 ns-Data Out: touted = 2 ns (min) 4.4 ns (max) 2.0 - 4.4 ns (Data Undefined)Table 4瓯 EP1C1OF用 恤同 Chck E畑嗣 1/0 Timing阳阳EE馆阳Symbol踌 Speed Gradie-7 Sped GradeS Speed Grade1UnitM

15、inblAXMinMasMixMext|HSU2.2262 4G62.505nsfINHOflOd0.000nsfauTco2.0003.9264 3562.0004.795比如：Data In: T = 1.75ns, T = 0ns TOC o 1-5 h z suihData Out: T (FPGA) = 2ns, T (FPGA)=5.5nscoutmincoutmaxW_T = T -(T (FPGA)+ T (SDRAM)=10ns 5.5ns 2ns = 2.5nslead CLKcoutmaxsu(SDRAM)-T (FPGA) =2.5ns0ns = 2.5nsleadco

16、utminih选一个小的，仍然是2.5ns。即T =2.5nsleadW_T =T (FPGA)-T (SDRAM) =2ns 1ns=1nslag coutminih(SDRAM)+ T (FPGA)=10 5.5ns 1.75ns = 2.75nslag CLKcoutmaxsu选一个小的，即T =1ns。lag所以SDRAM Clock的相对External Clock相位为-2.5ns+1ns之间。在生成PLL 时指定在这个范围内的相位偏移就可以了，最优的SDRAM的时钟相移值为：(-+leadT ) /2=(-25ns+1ns)/2=-075ns。lag注意：因为FPGA的时序分析报告都是以External Clock来算的，所以我们并没有 使用 Controller Clock 来分析(External Clock 与 Controller Clo