I2S总线接口结构的配置

I2S总线接口口功能及及应用开开发内容结构构I2S总线概述述I2S总线规范范I2S总线结构构配置S3C44B0XI2S总线概述述S3C44B0XI2S总线特性性S3C44B0XI2S总线结构构S3C44B0XI2S接口工作作模式S3C44B0XI2S音频数据格格式S3C44B0XI2S接口特殊功功能寄存器器嵌入式音频频系统应用用I2S总线概述音响数据的的采集、处处理和传输输是多媒体体技术的重重要组成部分。。众多的数数字音频系系统已经进进入消费市市场，例如数字音频频录音带、、数字声音音处理器。。对于设备备和生产厂家来说，，标准化的的信息传输输结构可以以提高系统的的适应性。I2S(Inter—ICSound)总线是飞利利浦公司为为数字音频设备之间的的音频数据据传输而制定的一一种总线标标准，该总总线专责于音音频设备之之间的数据据传输，广广泛应用于于各种多媒体系统。。I2S总线规范I2S总线拥有三三条数据信信号线：SCK:(continuousserialclock)串串行时时钟对应数字音音频的每一一位数据，，SCK都都有1个脉脉冲。SCK的频率率=2×采采样频率××采样位数数。WS:(wordselect)字段（声道道）选择用于切换左左右声道的的数据。WS的频率＝采采样频率。。SD:(serialdata)串行数据用二进制补补码表示的的音频数据据。对于系统而而言，产生生SCK和WS的信号端就就是主导装装置，用MASTER表示，简单单系统示意意图如图1所示：信号线I2S总线规范发送端产生生SCK和WS接收端产生生SCK和WS外置控制器器产生SCK和WS，作为主导导装置，发送端成为为在外部时时钟下的从从属装置图1、简单系统统配置信号线（续续）I2S总线规范串行数据（（SD）I2S格式的信号号无论有多多少位有效效数据，数据的最高位总是被被最先传输输(在WS变化(也就是一帧帧开始)后的第2个SCK脉冲处)，因此最高高位拥有固固定的位置置，而最低位的位位置则是依依赖于数据据的有效位位数。也就就使得接收端与发发送端的有有效位数可可以不同。。如果接收收端能处理的有效效位数少于于发送端，，可以放弃弃数据帧中中多余的低位数据据；如果接接收端能处处理的有效效位数多于于发送端，可以自自行补足剩剩余的位(常补足为零零)。这种同步步机制使得数字字音频设备备的互连更更加方便，，而且不会会造成数据错位。。为了保证证数字音频频信号的正正确传输，，发送端和接收端端应该采用用相同的数数据格式和和长度。当然，对I2S格式来说数数据长度可可以不同。。信号线（续续）I2S总线规范字段（声道道）选择（（WS）命令选择线线表明了正正在被传输输的声道。。WS为“1”表示正正在传输的的是左声道道的数据。。WS为“0”表示正正在传输的的是右声道道的数据。。WS可以在在串行时钟钟的上升沿沿或者下降降沿发生改改变，并且WS信号不不需要一定定是对称的的。在从属属装置端，WS在时时钟信号的的上升沿发发生改变。。WS总是是在最高位传输前的的一个时钟钟周期发生生改变，这这样可以使使从属装置得到与与被传输的的串行数据据同步的时时间，并且且使接收端存储当当前的命令令以及为下下次的命令令清除空间间。基本的接口口时序图可可以参看图图2所示：：信号线（续续）I2S总线规范图2典型的I2S信号最高位信号线（续续）I2S总线规范电压规范输出电压:VL<0.4VVH>2.4V输入电压VIL=0.8VVIH=2.0V注：目前使使用的TTL电平标准，，随着其他他IC（LSI）的流行，其他他电平也会会支持。I2S总线规范延迟特性在I2s总线中，任任何设备都都可以通过过提供必需需的时钟信号成为为系统的主主导装置，，而从属装装置通过外外部时钟信号来得得到它的内内部时钟信信号，这就就意味着必必须重视主导装置置和数据以以及命令选选择信号之之间的传播播延迟，总的延延迟主要由由两部分组组成：外部时钟和和从属装置置的内部时时钟之间的的延迟内部时钟和和数据信号号以及命令令选择信号号之间的延延迟对于数据和和命令信号号的输入，，外部时钟钟和内部时时的延迟不不占据主导导的地位，，它只是延延长了有效效的建立时时间(set——uptime)。延迟的主主要部分是是发送端的的传输延迟迟和设置接接收端所需需的时间。。见图3和图4：I2S总线规范延迟特性（（续）图3timingforI2STransmitter图4timingforI2SReceiverI2S总线规范T是时钟周期期，Tr是最小允许许时钟周期期，T>Tr这样发送端端和接收端端才能满足数据据传输速率率的要求。。对于所有的的数据速率率，发送端端和接收端端均发出一一个具有固固定的传号号空号比(mark—spaceratio)的时钟信号号，所以tLC和tHC是由T所定义的。。tLC和tHC必须大于0.35T，这样使信信号在从属属装置端可可以被检测测到。延迟(tdtr)和最快的传传输速度(由Ttr定义)是相关的，，快的发送送端信号在在慢的时钟钟上升沿可可能导致tdtr不能超过tRC而使thtr为零或者负负。只有tRC不大于tRCmax的时候(tRCmax>：0.15T)，发送端才才能保证thtr大于等于0。为了允许数数据在下降降沿被记录录，时钟信信号上升沿沿及T相关的时间间延迟应该该给予接收收端充分的的建立时间间(set-uptime)。数据建立时时间(set-uptime)和保持时间间(holdtime)不能小于指指定接收端端的建立时时间和保持持时间。延迟特性（（续）I2S总线结构配配置发送端图5发送端硬件件配置I2S总线结构配配置发送端（续续）随着WS信号的改变变，导出一一个WSP脉冲信号，，进入并行行移位寄存存器，从而而输出数据据被激活。。串行数据据的默认输输入是0，因此所有有位于最低低位(LSB)后的数据将将被设置为为0I2S总线结构配配置接收端图6接收端硬件件配置I2S总线结构配配置接收端（续续）随着第一个个WS信号的改变变，WSP在SCK信号的下降降沿重设计计数器。在在“1outofn”译码器对计计数器数值值进行译码码后，第一一个串行的的数据(MSB)在SCK时钟信号的的上升沿被被存放进入入B1，随着计数数器的增长长，接下来来的数据被被依次存放放进入B2到Bn中。在下一一个WS信号改变的的时候，数数据根据WSP脉冲的变化化被存放进进入左(声道)锁存器或者者右(声道)锁存器，并并且将B2一Bn的数据清除除以及计数数器重设，，如果有冗冗余的数据据则最低位位之后的数数据将被忽忽略。注意意：译码器器和计数器器(虚线内的部部分)可以被一个个n比特移位寄寄存器所代代替。S3C44B0XI2S总线概述S3C44B0X的IIS总线接口可可作为一个个编码解码码接口与外外部8/16位的立体声声音频解码码电路（CODECIC）相连，从从而实现微微唱片和便便携式应用用。它支持持IIS数据格式和和MSB-Justified数据格式。。IIS总线接口为为先进先出出队列FIFO的访问提供供DMA传输模式来来取代中断断模式，可可同时发送送和接收数数据，也可可只发送或或接收数据据。S3C44B0XI2S总线特性IIS、MSB-Justified格式兼容；每通道8/16位数据格式；；每通道有16fs、32fs、48fs（fs为采样频率））的串行时钟钟；具有256fs和384fs的主时钟；具有为主时钟钟和编码解码码时钟分频的的可编程分频频器；支持32（2×16）字节发送和和接收（FIFO）；具有正常和DMA两种传输模式式。S3C44B0XI2S总线结构图7IIS总线框图各部分功能如如下：S3C44B0XI2S总线结构总线接口、寄寄存器组、和和状态机（BRFC）：总线接口口逻辑和FIFO的访问由状态态机控制；两个三位的预预分频器（IPSR）：一个被用用作IIS总线接口的主主时钟发生器器，另一个被被用作外部编编码解码的时时钟发生器；；16字节的FIFOs（TxFIFO、RxFIFO）：在发送数数据的传输过过程中，数据据被写入TxFIFO，在接收数据据的传输过程程中，数据从从RxFIFO被读出；主IISCLK发生器（SCLKG）：在主模式式中，串行位位时钟由主时时钟（指IIS总线接口的主主时钟）产生生；通道发生器和和状态机（CHNC）：IISCLK和IISLRCK由通道状态机机产生和控制制；16位移位寄存器器（SFTR）：在发送数数据模式中，，并行数据被被移成串行数数据输出，在在接收数据模模式中，串行行数据被移成成并行数据输输入；S3C44B0XI2S接口工作模式式单独发送或接接收模式a、正常传输模模式FIFO队列的就绪标标志位决定了了CPU读或写队列的的时间。发送送队列非空，队队列发送数据据准备就绪，，标志位置1；发送队列为为空，标志位置置0。接收队列未未满，标志位位置1，指示队列可可接收数据；接收队列列满，标志位位置0。当CPU访问发送或接接收队列（FIFOs）时，串行数数据能够被发发送或接收。。b、DMA传输模式发送或接收队队列的访问由由DMA控制器来完成成。在发送或或接收模式中，DMA服务请求由队队列的就绪标标志位自动给给出。发送和接收同同时模式IIS总线接口能够够同时发送和和接收数据。。一个通道用用正常传输模模式，另一通道道用DMA传输模式。S3C44B0XI2S音频数据格式式IIS-BUS格式MSB-Justified格式图8IIS总线和MSB-Justified格式数据接口口格式两种格式S3C44B0XI2S音频数据格式式表1编解码时钟表2可用的串行位位时钟频率采样频率和主主时钟1、IIS控制寄存器IISCON位位名称描述初始状态[8]Left/RightChannelIndex(只读)0＝左通道

1＝右通道1[7]TransmitFIFOReadyFlag(只读)0＝发送FIFO没有准备好(空)1＝发送FIFO准备好(不空)0[6]ReceiveFIFOReadyFlag(只读)0＝接收FIFO没有准备好(空)1＝接收FIFO准备好(不空)0[5]TransmitDMAserviceRequestEnable0＝发送DMA请求禁止1＝发送DMA请求使能0[4]ReceiveDMAserviceRequestEnable0＝接收DMA请求禁止1＝接收DMA请求使能0[3]TransmitChannelIdleCommand在发送空闲状态,IISLRCK不激活(暂停发送),该位仅在IIS是Master时有效

0＝IISLRCK产生

1＝IISLRCK不产生0[2]TransmitChannelIdleCommand在接收空闲状态,IISLRCLK不激活(暂停接收),该位仅在IIS是Master时有效

0＝IISLRCK产生

1＝IISLRCK不产生0[1]IISPrescalerEnable0＝预分频器禁止1＝使能预分频器0[0]IISInterfaceEnable0＝IIS禁止(停止)1＝IIS使能(启动)0S3C44B0XI2S接口特殊功能能寄存器IISCON地址：0x01D18000(Li/HW,Li/W,Bi/W)R/W0x01D18002(Bi/HW)表3IIS控制寄存器IISCON2、IIS模式寄存器IISMOD位位名称描述初始状态[8]Master/SlaveModeSelect0＝主模式（IISLRCK和IISCLK输出）1＝从模式（IISLRCK和IISCLK输入）0[7:6]Transmit/ReceiveModeSelect00＝不传输01＝接收模式10＝发送模式11＝发送/接收模式00[5]ActiveLevelofLeft/RightChannel0＝左通道为低（右通道为高）1＝左通道为高（右通道为低）0[4]SerialInterfaceFormat0＝IIS格式1＝MSB-Justified0[3]SerialDataBitPerChannel0＝8位1＝16位0[2]MasterClock(CODECLK)FrequencySelect0＝256fs1＝384fs（fs：采样频率）0[1:0]TransmitChannelIdleCommand00＝16fs01＝32fs10＝48fs11＝N/A00S3C44B0XI2S接口特殊功能能寄存器IISMOD地址：0x01D18004(Li/HW,Li/W,Bi/W)R/W0x01D18006(Bi/HW)表4IIS模式寄存器IISMODS3C44B0XI2S接口特殊功能能寄存器3、IIS比例因子寄存存器IISPSR位位名称描述初始状态[7:4]PrescalerValueA预分频器A的比例因子clock_prescaler_A=MCLK/<divisionfactor>0x0[3:0]PrescalerValueB预分频器B的比例因子clock_prescaler_B=MCLK/<divisionfactor>0x0IISPSR[3:0]/[7:4]比例因子IISPSR[3:0]/[7:4]比例因子0000B21000B10001B41001B－0010B61010B3*0011B81011B－0100B101100B5*0101B121101B－0110B141110B7*0111B161111B－注：*如果果Prescaler的值位3、5、7，则占空比将将不是50％，此种情情况下，高电电平H周期为0.5MCLK。IISPSR地址：0x01D18008(Li/HW,Li/W,Bi/W)R/W0x01D1800A(Bi/HW)0x001D1800B(Bi/B)表5IIS比例因子寄存存器IISPSR4、IIS队列列控控制制寄寄存存器器IISFCONS3C44B0XI2S接口口特特殊殊功功能能寄寄存存器器位位名称描述初始状态[11]发送FIFO存取模式虚字选择0＝正常存取模式1＝DMA存取模式0[10]接收FIFO存取模式选择0＝正常接收模式1＝DMA接收模式0[9]发送FIFO使能位0＝FIFO禁止1＝FIFO使能0[8]接收FIFO使能位0＝FIFO禁止1＝FIFO使能0[7:4]发送FIFO数据计数值数据计数值＝0～8（只读）000[3:0]接收FIFO数据技术值数据计数值＝0～8（只读）000IISFCON地址址：：0x01D1800C(Li/HW,Li/W,Bi/W)R/W0x01D1800E(Bi/HW)表6IIS队列列控控制制寄寄存存器器IISFCON5、IIS队列列寄寄存存器器IISFIFS3C44B0XI2S接口口特特殊殊功功能能寄寄存存器器位位名称描述初始状态[15:0]FENTRYIIS的发送/接收数据0x0IISFIF地址址：：0x01D18010(Li/HW)R/W0x01D18012(Bi/HW)表7IIS队列列寄寄存存器器IISFIF嵌入入式式音音频频系系统统应应用用图9S3C2410与UDA1314硬件件电电路路连连接接硬件件链链接接图10UDA1341内部部结结构构设计计硬硬件件电电路路时时选选用用第第二二组组输输入入音音频频信信号号？？硬件件链链接接嵌入入式式音音频频系系统统应应用用音频频驱驱动动实实现现整个个音音频频驱驱动动的的实实现现分分为为4个部部分分：：初始始化化、、打打开开设设备备主要要完完成成对对UDA1341音量量、、采采样样频频率率、、L3接口口等等的的初初始始化化，，并且且注注册册设设备备。。DSP驱动动实实现现DSP驱动动实实现现了了音音频频数数据据的的传传输输即即播播放放和和录录音音的的数数据据传传输输。。同时时提提供供ioctl对UDA1341中的的DAC和ADC采样样率率进进行行控控制制。。MIXER驱动动实实现现MIXER驱动动只只控控制制混混音音效效果果，，并并不不执执行行读读写写操操作作．．所所以以MIXER的文文件件操操作作结结构构只只实实现现了了1个ioctl调用用．．提提供供给给上上层层设设置置CODEC的混音效效果。设备的释释放设备的卸卸载由注注销函数数close()来完成。。。注销函数数使用注注册时得到的的设备号号，同时时释放驱驱动程序序使用的的各种系系统资源源．如DMA和缓冲区区等。嵌入式音音频系统统应用嵌入式音音频系统统应用应用程序序编写的的注意事事项(1)和所有应应用程序序一样，，在程序序编写中中不要卖卖弄编程程技巧，，清晰的的结构有助助于提高高程序的的稳定性性和可维维护性。。(2)打开音频频设备文文件时尽尽可能使使用O_RDONLY或者O_WRONLY标识位，，有助于于提高程程序的速速度，只只有在应应用程序序既能进进行录音音操作也也进行回回放操作作时才能能使用O_RDWR标识位。。(3)嵌入式芯芯片中对对不同数数据结构构分配的的字节数数都不一一样，进进行音频频数据处处理时要要小心数数据截断断。要注注意音频频数据使使用的低低位优先先格式还是高位位优先格格式。(4)一般而言言，音频频设备文文件打开开时已经经初始化化一些音音频的属属性，如如果要对对这些参参数进行行修改，，应该对对混频器器设备文文件进行行操作，，这有助助于提高高程序的的设备无无关性。。(5)进行各种种系统调调用(设备打开开、参数数设定或或设备读读写等)时要检查查返回值值，因为为对硬件件设备的的操作有有可能失失败。嵌入式音音频系统统应用应用程序序编写的的注意事事项（续续）(6)对设备参参数进行行设定时时，要注注意查看看音频设设备