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文档简介

MultipleInputLogicGates〔多输入规律门〕本组件模拟了标准的二进制规律门。非零值为规律真，零值为规律假。对于本组10。有以下规律运算：AND:在且仅在全部的输入都是规律真时，输出结果为规律真；OR: 任何一个输入为真则输出结果为规律真；XOR: XOR由Fortrannon-equivalence(.NEQV.)所打算。算后输出。当承受完全插值时，即使很大时间步长也能保证组件的准确性。Inverter〔规律非〕则插值信息同样可以由输入导至输出。FlipFlop〔触发器〕EMTDC插值算法相兼容，可设定使CC选择的是下降沿，则输出仅在时钟脉冲的下降沿处发生转变；同样地，假设选择上升沿，则输出状态仅在时钟脉冲的上升沿发生转变。QQ四种触发器构成细节，如下：JK假设组件配置为JK触发器，其具有以下特性和真值表：JKQ(n)Qbar(n)00Q(n-1)Qbar(n-1)01011010111-Q(n-1)1-Qbar(n-1)、K10Q(n)Qba〔nQbar(n-1)是上次转变状态。SR触发器：SRSRQ(n)Qbar(n)00Q(n-1)Qbar(n-1)0101101011Q(n-1)Qbar(n-1)、K10Q(n)Qba〔nQbar(n-1)是上次转变状态。D触发器：DD Q(n) Qbar(n)0 0 11 1 0Q(nQbar〔n〕是当前状态〔即它们对应于当前的输入〕。T触发器假设组件配置为T触发器，其具有以下特性和真值表：T Q(n)0 Q(n-1)1 1-Q(n-1)

Qbar(n)Qbar(n-1)1-Qbar(n-1)Q(nQbar〔n〕是当前状态〔即它们对应于当前的输入〕。HysteresisBuffer〔滞后缓冲器〕输入的门槛值时，才实现规律状态的转变，以此方法实现对噪声的过滤。假设输入信号在滞后区域内，在前一步的输出还将连续维持。10在很大的时间步长时，本组件也能保持很高的精度。8通道多重异或〕I48元素的数组，具体是哪个取决于组件输入参数的选择。S23元素的数组，代表了22或23大小的二进制编码，具体YIS的二进制代码等效十进制数。输出真值表如下：4x1:S(1)00S(2)I(1)Y01I(2)10I(3)11I(4)8x1:S(1)0S(2)0S(3)0YI(1)001I(2)010I(3)011I(4)100I(5)101I(6)110I(7)111I(8)ShiftRegister〔移位存放器〕N位串入/串出移位存放器由N个D型触发器级联而成。以以以以下图所示的是由D型触发4位移位存放器，其每一个触发器的输出Q作为下一个触发器的输入与D相连。为了将记录从一个模块转移到下一模块，触发器承受统一的时钟脉冲C。时钟脉冲SI进入最左

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