基于FPGA的数据采集系统电路设计

毕业论文（设计）题目

基于FPGA的数采系统电设计学院专2007

2011年4月2日基于FPGA的数采系统电设计【摘要】本文介绍了基FPGA的数据采集系统电路的工作原理和设计过程。根数据采集术原理，以Altera公司芯片为核心器件，通过ADC0809集数据，并用DAC0832输出数据，在QuartusII平台上，通过VHDL言编程完成数据采系统电路软件设计、编译、调、仿真和下载，再与外围件电路相结合调试，终设计出数据采集统电路。【关键词；QuartusII；VHDL；数据采集1第一章绪论.................................................................31.1引.1.2EDA简...........................................................................................................................31.3FPGA介.........................................................................................................................31.4语简介.1.5II简1.6数采集技术简介.第二章总体计.............................................................42.1硬设计.2.1.1线性源模块············································································2.1.2数据集模块············································································2.1.3数据出模块············································································2.1.4按键制模块···········································································102.2软设计.112.2.1ADCINT设··············································································2.2.2CNT10B设··············································································122.2.3RAM8设计·················································································122.2.4时钟制设计·············································································122.2.5系统层设计·············································································13第三章系统硬件调试......................................................14结论.......................................................................15致谢.......................................................................15参考文....................................................................15英文翻....................................................................17附录一线性源FPGA外电和FPGA最小系统连接口......................18附录二系统模块VHDL程序..................................................192[1][1]绪论1.1引言随着数字系统的发展，广泛应用于各种学科领域及日常生活，微型计算机就是一个典型的数学系统但是它只能对输的数字信号进行处理输出信号也是数字信号而工业检测控制和生活中的许多物理量都是连续变化的模拟量，如温度、压力、流量、速度等,这些模拟量可以通过传感器或换能器变成与之对应的电压或频率等电模拟量了现数字系统对这些电模拟量进行检测算和控制需要一个模拟量与数字量之间的相互转换的过程即常需要将模拟量转换成数字量称为AD转换完成这种转换的电路称为模数转换器，简称ADC。1.2EDA简介EDA即电子设计自动化ElectronicDesignAutomation）的缩写。它融合了大规模集成电路制造急速ASIC测和封装技术编程下载技术、自动测试技术、计算机辅助设计（算辅助制造（CAM算机辅助测试（）和计算机辅助工程（）计的设计概念，为现代电子理论和设计的实现和发展提供了可能性。EDA技术是一种综合性学科，打破了软和硬件见的壁垒，把计算机的软件技术与硬件技术、设计效率和产品性能结合在一起，它代表了电子设计技术和应用技术的发展方向。EDA技术一般包括以下内容1.规模可编程逻辑器件2.硬件描述语言3.软件开发工具；实开发系统1.3简介，即现场可编程门阵列FieldProgrammable）缩写。它是一种集成度较高的器件，属于复杂PLD。FPGA具有体系结构和逻辑单元灵活集成度高以及适范围宽等特点产品研发和开发中具有很大的优势。用FPGA做些协议实现和逻辑控制，如果协议理解错误或者逻辑需要更改，不需要动PCB另外片是小批量系统提高系统集成度、可靠性的最佳选择之一FPGA的品种很多XILINX的XC系公的TPC列公司的FIEX系等。本计用的是Altera公的芯，面有个逻辑单元并提供了622个可用的输/出引脚和1.1M比的嵌入式寄存器提高了百分之六十的性能和降低了一半的功耗，而低成本和优化特征使它为各种各样的汽车、消费、通讯、视频处理、测试与测量、和其他最终市场提供理想的解决方[3]。1.4VHDL语言简介诞生于年VHDL是Very-High-SpeedCircuitDescription的称，年被为“IEEE标准1076”发布。不可以作为系统模拟的建模工具，而且可以作为电路系统的设计工，能通过II把源自动转化为基本逻辑元件连接图大的推进了电路自动设计[4]。能多个层次对数字系统进行建模和描述，所以大大简化了电路设计任务，3提高了设计效率。1.5Quartus简介由提供的FPGA开发集成环境QuartusII，因为其运行速度快，界面统一功能集中，易学易用等特点，迅速占领了市[。QuartusII支Verilog的计流程，提供了整的多平台设计环境，能满足各种特定设计的需要同它具备仿真功能因此给系统的软硬件设计和调试带来了很大的便利。1.6数据采集技术简介系统利用FPGA直控制ADC0809对拟信号进行采样将转换好的8位进制数据存储到存储器中，在完成对模拟信号一个或数个周期的采样后，通过DAC0832的出端将数据读取出来。总体设计2.1硬件设计2.1.1线性电源模块根据系统要求，需提+12V-12V、+5V的电源。因此我采用了滤波电容、防自激电容LED灯固定式三端稳压器LM7905LM7812和等件搭建成能产生精度高、稳定度好的直流输出电压的线性电源电路。系统的线性电源电路部分原理图如图所：4图2.1系的线性电源模块电路当电路接通后如LED灯起则表能产生出要求的电压为了实验的携带方便，我另外再加上电源变压器和整流电桥。在画PCB的时候，用大面积覆铜，有助于美观和节约实验器材。实物如图2.2所示：图系的线性电源实物图5PCB图附录一。2.1.2数据模块系统采用进数采集。是次逼近式转器，由位换器8多路开关以及微处理机兼容组成的控制逻辑的组每行一次比较，即决定数字码中的以为码的去留操作个钟的脉是位转器它完成一次转换需要8*8=64个时钟，这样它的转换时间为t=64*（1/f为钟频率。系统用的时钟为500KHz，所以的转换时间为128us[6]。因为采样时需要满采样定理，即采样频率需要大于等于输入信号最高频率的倍，所以ADC0809能样的最高频率为3906.25Hz。的要特性：分辨率为8位。具有转换启停控制端。单个+电供。模拟输入电压范围不需要零点和满刻度校准系中由可调电位器提供工作温范围为40~+85摄氏度。低功耗约15mW它的内部逻辑结构如图2.3示：图2.3内逻辑结构引排列如图2.4所：6图引排列为28引双列直插式封装，各引脚含义如下：－：8位拟量输入引脚。－：位数字输出量引脚。STARTA/D转启动信号输入端。：转换结束信号输出引脚，开始转换时为低电平，当转换结束时为高电平。OE输出允许控制端用以打开三态数据输出锁存器。：时钟信号输入端。：工电压。（＋考电压正端。：地。（－考电压负端。：址锁存允许信号输入端。ABC地址输入线。系统的数据采集模块部分电路原理图如图2.5所：图系数据采集模块电路当高平有效时为ABC的都是低电平以择的是IN0通为上跳沿时，所有内部寄存器清零；下跳沿时，开始转；在转换期间START需保7持低电平不变。而当EOC为电平时，表明转结束。当OE=1，输出转换得来的数据；否则，输出数据线呈高阻态。PCB图附录一。2.1.3数据模块系统采用的数据输出为。是分辨率的转集成芯片，由位入锁存器8DAC寄器8位D/A转电路及转换控制电路构成。它因为价格低廉、接口简单、转换控制易等优点，而得到了广泛的应用[的要参数有：分辨率为8位。转换时间为。满量程误差为±参考电压为-。供电电源为+5~+15V逻辑电平输入与TTL容。它的内部逻辑结构如图2.6示：图内逻辑结引排列如图2.7所示：8图2.7DAC0832引排：选信号输入线（选通数据锁存器平有效。：数据锁存器写选通输入线，负脉冲（脉宽应大于）有效。AGND模拟信号地。～：位数据输入线。：基准电压输入，范围-～。Rfb：反馈信号输入线，可通改变Rfb端接电阻值来调整转换满量程精度。DGND数字信号地。IOUT1电流输出端，其值随DAC寄存器的内线性变化。IOUT2电流输出端，其值与IOUT1值和为一常数。XFER数据传输控制信号输入线，低电平有效。：寄器选通输入线，负脉（脉宽应大于500ns）有效。：据锁存允许控制信号输入线，高电平有效。：源输入端，围+5V+15V。本实验用的是+5V。的出放大和滤波电路采用TL082芯搭。TL082是通用J-FET双算放大器。它的内部结构和引脚排列如图所示[：图内部结构和引脚排列TL082为8引双列直插式封装，各引脚含义如下：（1）1——输出1Invertinginput——反向输入1——正向输入1；Vcc-——电源-12V——正向输入2；9（6Invertinginput——反向输入2（7）2——输出2（8）—电源+12V系统的数据输出电路部分原理图如图所：图系数据输出模块电路2.1.4按键模块系统采用两个按键开关设计正负电平输入信号电路，作按键制模块。一个按键控制，另一个按键控制。个按键开关电路如图2.10所：图系按键控制模块电路系统实物如图2.11所：10图系统实物图在画PCB的候大面积覆铜有助于美观和节约实验器材统图见附录一。2.2软件设计2.2.1ADCINT设计是制0809的样状态机。由驱程序生成的原理如图2.12所：图2.12ADCINT仿图如图所：11图仿真图2.2.2CNT10B设计中一个用于位地址计数器，它的工作时钟LK0由控：当1’时，CLK0=LOCK0LOCK0来于ADC0809采样控制器，这时处于采样允许阶段，的址锁存时钟inclock=CLKOUT=LOCK0；这样每当一个LOCK0的脉冲通过时到一个据，并将它存入中当‘’时，采样禁止，允许读出的数据。把示波器接到DAC0832的输出端就能看到波形。原图如图所：图2.2.3RAM8设计RAM8是它数据线和地址线WREN是写能高电平有效。RAM8原图如图所示：图RAM82.2.4时钟控制设计由芯片EP2C8Q208C8N产的20MHz的钟做输入过分频以后路输出与芯片12的169引相连的500KHz的钟路输出给供的10KHz的时钟。时钟控制原理图如图2.16所：图2.16时钟控制2.2.5系顶计系统顶层原理框图如图所，图中D为位据输入CLK为统时钟输入信号频率，由系统时钟信号输入电路控制。为RAM8的8位出，与相。图2.17系统顶层原理框图系统顶层仿真图如图2.18所：图系统顶层仿真图13系统引脚锁定示意图如图所：图2.19系引脚连接图系统各模块程见附录二。系统软硬件调试根据系统总体要求，把写好的VHDL程进行引脚锁定，综合，适配，编程下载，调试。将线性电源模块、数据采集模块FPGA模、数据输出模块及按键控制模块连接好，时钟频率由系统时钟信号输入电路提供通过JTAG下模式在线将生成的配置文写入芯片中，如图所：图程下载通过反复调试、修改、功能验证确认无误后，用示波器探头接输端。测得的实验数据见表：表1系测试数据输入波形的频率50.050HzHz

输出波形的频率HzHz14HzHzHzHzHzHzHz

HzHzHzHzHzHzHz测得的数据范围从50.050到407.50Hz，平均相对误差为0.0039具有较高的精度，基本达到了设计要求。本设计从可编程逻辑器件）着手，用言，结合TL082等芯片实现了数据采集与输出。首先通过对数据采集原理进行分析，总体上提出实现数据采集与输出方案，通过和RAM8等块的设计，用FPGA实了数据的采集与出，并完成了软硬件设计和调试。其放大电路和滤波电路用的芯片是TL082其大倍数合适低滤波性能较好输出波形较为平滑。同时，设计中还存在一些不足之处，主要表现在以下几个方面。第一，外围电路的数据采集模块不够理想，成为影响波形输出的主要因素，可以用更好AD芯。第二，滤波部分可以找到更合适的滤波器件以高波形的平滑度。第三采位，针对输出平坦度不够的问题，可以通过软硬件修正的方法来解决，可以扩充ROM的容量。首先要感谢指导老师曾永西的严格指导和亲切关怀，从一开始选题方向的指导，以及程上的帮助提供了实验室这么好的良好的设计环境和条件终才使我能够顺利完成项目的设计曾师兢兢业的工作精神实真诚的处事态度也让我受益匪浅值此成文之际，我向曾老师表示衷心的感谢。同时也感谢同组的同学以及我们专业其他同学，此次设计的顺利完成少不了你们的毫无保留帮助和倾尽全力的支持，在此我衷心感谢你们。由于自身水平有限，设计中难免存在一些不足之处，敬请各位老师批评指正。[1]潘松，黄继EDA技实教程（第三版[M].京：科学出版社：-2[2]赵曙光.可编程逻辑器件原理与用[M].西安科技大学出版社2000：-85[3]

/literature/lit-cyc2.jsp15[4]甘历.应用与开发实践[北：科技出版社，200350-51[5]徐志军大规模可编程逻辑器件及其应[成都：电子科技大学出版社2000[6]程佩清数字信号处理教程[北：清华大学出版社2001[7]王金明数字系统设计与VerilogHDL北：电子工业出版社，[8]weMeyer-Baese.数字信号处理的FPGA实[北：清华大学出版社200216英翻DigitalacquisitioncircuitonFPGAinformationcollegeElectronicinformationsciencemajor070303029Li【】:ThispaperprincipledesignprocessofdatasystemonFPGA.Accordingprinciplecollectiontechnology,AlterainEP2C8Q208C8NinfordatabyADC0809outputdatabythethroughVHDLcompleteoscilloscopedesign,simulationdownloadandcircuit,designIIplatform.【words

FPGAII；VHDL

17线性电源、FPGA外围最小系统连接口PCB线性电源18FPGA外围电路和FPGA最小系统连接口系统各模块VHDL程序时钟控制的源序：libraryieee;ieee.std_logic_arith.all;ieee.std_logic_unsigned.all;entityclk_bport(clk:instd_logic;clk500K,clk10K:outstd_logic);19entity;architectureclk_bclk1,clk2:rangerangebeginbeginifclk='1'ifthenclk1<=notif;if;process(clk)--10kHZbeginifclk='1'iftemp2=1249thenclk2<=notif;if;clk500K<=clk1;clk10K的源序：LIBRARYIEEE;ENTITYISPORT(D:INDOWNTO--来自转好的8位据CLK:INSTD_LOGIC;状态机工作时钟:INSTD_LOGIC;--换状态指示，低电平表示正在转换ALE:STD_LOGIC;--8个拟号通道地址存信号:OUTSTD_LOGIC;转换开始信号OE:OUTSTD_LOGIC;--数据输出3态控制信号ADDA:STD_LOGIC;--号通道最低位控制信号LOCK0:STD_LOGIC;--观察数据锁存时钟Q:OUT--8位据出20ARCHITECTUREISTYPEstatesst2,定义各状态子类型current_state,states:=st0;:LOCK:--转换后据输出锁存时钟信号BEGINADDA<=当ADDA<='0'，模信号进入通道；ADDA<='1'，进通道IN1QREGL;LOCK0<=LOCK;COM:BEGIN--规定各状态转换方式CASEcurrent_stateISWHENnext_state<=--0809初始化WHENnext_state<=--启采样WHENst2=>ALE<='0';START<='0';LOCK<='0';OE<='0';IFTHENnext_state<=st3;表明转换结束ELSE<=IF;--转换未结束，继续等待WHENst3=>ALE<='0';START<='0';LOCK<='0';OE<='1';<=开启OE,输出转换好的数据WHENst4=>ALE<='0';START<='0';LOCK<='1';OE<='1';<=st0;WHEN;;REG:PROCESS(CLK)BEGINIF(CLK'EVENTCLK='1')current_state<=next_state;IF;REG;由号current_state将前状态值带出此:LATCH1:PROCESS(LOCK)--此进程中，在LOCK的升沿，将转换好的数据锁入BEGINIFANDTHEN<=D;IF;LATCH1;behav;的源序：LIBRARYIEEE;EN