基于Quartus的多功能数字钟方案设计书

基于Quartus多功能数字钟设计院专姓学

系：电光业：通工程名：沈萍号：09042201018指导老师：蒋平时

间：2011年20日摘要该实验是利用软设计一个数字钟进行试验设计和仿真试现了计时，校时，校分，清零，保持和整点报时等多种基本功能，并下载到SmartSOPC验系统中进行调试和验证此还添加了显星期闹设定等附加功能使设计的数字钟的功能更加完善。关键字Quartus数字钟多能仿AbstractThisdesigndigitalclockwhichisQuartussoftwareandinwhichtime-counting,hour-correcting,minute-correcting,reset,time-holdingthehour.Anddesignexperimentalboard.Inaddition,functionslikeandthemakedigitalone.KeyQuartusdigital-clockmulti-functionsimulate目录

设计要求……4工作原理……4各模块说明………………5

分频模块…………………5计时模块…………………7动态显示模…………………9校分与校时模块………清零模块………………保持模块………………报时模块………………4.

扩展模块…………………

星期模块………………13闹钟模块………………

总电路的形………………调试、编程下载………2

实验中出现问题及解决办………………实验收获与感受………参考文献…………………一、计要求

设计一个数字计时器，可以完成00:00:00到的时功能，并在控制电的作用下具有保持、清零、快速校时、快速校分、整点报时等基本功能。具体要求如下：

能进行正常的时、分、秒计时功能，最大计时显示小59秒。分别由六个数码管显示时分秒的计时。是统的使能开关，K1=0正常工作，时钟保持不变。是统的清零开关，K2=0正常工作，时钟的分、秒全清零。在数字钟正常工作时可以对数字钟进行快速校时和校分是统的校分开关，常工作K3=1可以快速校分系统的校时开关正常工作，K4=1时以快速校时。3.

设计提高部分要求

时钟具有整点报时功能，当钟计到59”时开始报时，在59’53”,59’55”,59’57”时时频率’59时报时频率为1KHz。星期显示：星期显示功能是在数字钟界面显示星期，到计时到24小时星期上显示的数据进一位。闹表设定：通过开关切换显示至闹钟界面，利用闹钟校时和校分开关对闹钟时间进行设定，且不影响数字钟计时。当计时到闹钟设定时间蜂鸣器鸣叫。仿真与验证用Quartus软对设计电路进行功能仿真并下载到实验板上对其功能进行验证。二、作原理数字计时器是由计时电路、译码显示电路、脉冲发生电路和控制电路等几部分组成的，控制电路按要求可由校分校时电路零电路和保持电路组成其中脉发生电路将试验箱提供的48Mhz的频率分成电路所需要的率；计时电路与动态显示电路相连，将时间与星期显示在七段数码管上，并且驱动蜂鸣器整点报时；校时校分电路对时星提供快速校时；清零电路作用时，系统的分秒时同时归零；保持电路作用时停止计时并保持时间不变。其原理框图如图所示：3三、模块说明1、分频模块分频模块将实验箱提供的的率频，得到所需的频率。实验中需要作为时秒、分、时的时钟信号，2HZ作校分、校时的时钟信号，、作为报时蜂鸣所需频率信号等。（1）二分频波形图如下：4（2）三分频波形图如下：（3）十分频10fp5波形图如下：(4)分频器总体电路其中，24fp由一个3fp和个2fp级而成，可三个联而成。2、计时模块计时电路包括秒，分，时，星期四个模块，依次进位。其中秒和分的模块类似，都是一个模六十计数器，时模块是一个模24计器，而星期则是一个特殊的模7计数器。设计时采用的是同步计数器，它们所接的时钟信号均为1Hz（1）秒计时模块6当秒计时至秒由四与非门输出一个低电平将秒个位及秒十位置零，同时变换此电平为高作为进位信号传递给分个位。波形图如下：（2）分计时模块7观察可发现其结构与秒计时模块一致，唯一不同的是由于分清零的条件不仅是分计到59而且秒也要计到，故清零信号的输入还要添加秒计时模块的输出。波形图与秒计时模块的相类似。（3）时计时模块shi时计时模块与秒，分模块类似，只是进位信号要设计在23置零进位，并且要等到秒与分信号都计到59时才能进位清零零号的输入还要添加秒和分计时模块的输出。波形图如下：3、动态显示模此模块是用于数码管的动态显示，在本实验中一共需要7个码管参与显（秒位，分2位位1位数器74161设为7的环出既作为474151的控制端，又作为3－码器的控制端。因为只有一片BCD译器，所以当计数器到某一个数值时，四片74151同选取对应位的一个输入组成计器某一位的编码接入显示译码器与此同时根据计数器的数值74138译器也从七个显示管的使能端选择对应位有效，从而在实验箱上显现一个有效数据。扫描的频率为几千赫兹因为人眼视觉停留的原因，会感觉七个数码管同时显示。原理图如下：8xianshiyima24、校分与校时块（1）校分模块当K3为0时校分模块输出的冲供给分计时模块正常计数；当K3为1时校分模块输出的冲供给分计时模块校分。中为了防止拨开关时引发的颤动给校分带来影响，在校分模块中加入了消颤的D触器。由于校分的时候无论秒计时模块是否计到59都能进行校分，故秒计时模块的输出要与开关K3相或才能供给校模块的使能端。（2）校时模块9jiaoshi当K4为0时校时模块输出的冲供给时计时模块正常计数；当K4为1时校时模块输出的冲供给时计时模块校分。中为了防止拨开关时引发的颤动给校时带来影响，在校时模块中加入了消颤的D触器。由于校时的时候无论秒和分计时模块是否都计到59能进行校时秒时模块的输出要与开K4相才能供给校分模块的使能端。5、清零模块通过增加一个开关控制计时电路，开关通过非门直接接在每个的零端，当开关断开时，计时器正常工作，当开关闭合时，计时器清零。K2=0RD=1；K2=1，RD=0。6、保持模块通过开关K1控秒的使能信号，当秒停止计时，计时器保持了K1=0，；K1=1，ENT=0107、报时模块当电路计时到59分，秒时，分别发出一声较低的蜂鸣声；当时到559秒时，发出一声较高的蜂鸣声。需要在某时刻报时，就将该时刻输出为1”的信号作为触发信号，选通报时脉冲信号进行报时。设计思路：设F是时函数是音报时函数F2高音报时函数有函数为高电平时报时。则有：F=59’’F1+59’55’F1+59’57’’59’’F2=59’51（’’F1+4’F1+6’’F1+8’）=59’51’·(2’’F1·4’’F1·8’’F2)原理图如下：baoshi11四、展模块1、星期模块星期计时关键是实现一个模七的计时循环，这里利用同步十进制计数器4160来现。星期的跳变需要秒分计到59并时计到23即时的进位输出。原理图如下：2、闹钟模块闹钟模块的设计主要需要解决三个问题别闹钟校分校时的控制示块的复用和闹铃在规定的时间响起。（1）闹钟校分校时的控制以2HZ频来校分和校时，原理图分别如下：12用开关K7控界面K4控校分和校时，原图如下：（2）显示模块复用用K7控选择器的输出当K7=0时输出的是计时器的值时换至闹钟校分校时界面，原理图如下：13其中，32选的内部电路如下图：显示模块的复用是通过设计一个32选的选择器实现的由K7是钟模式控制开关，当K7为0选择正常计数输出给显示模块，当K7为时选择闹钟校时的输出给显14示模块显示。这样做的好处是不需要新增显示模块，节约工作量。（3）闹钟定时响起计时输出与闹钟校分校时结果比较：naobiaocompbeep其中，comp模内部电路：闹钟定时响起的条件是计数时间与设定时间一致就要一个比较器来实现较器的输出接蜂鸣器，当输入数据相等时比较结果为高电平，从而驱动蜂鸣器。五、电路的形成（1）计时器电路15jishiqi该计时器电路中，不仅包含了秒、分、时电路，同时将校分、校时、保持、清零电路一起连入，形成完整的计时器基本电路。（2）

总电路16六、试、编程下选择“Processingstartcomplication进全编译，编译通过后要进行管脚分配，选择”，打开的对话框中的“Location栏中选择相应的管脚填入，并将未用到的管脚置为三态，最后将程序下载到SmartSOPC实系统中行，检验结果是否正确。七、验中出现的题及解决办本次实验中出现遇到了很多问题要原因有的是本身思考问题不全面致试时漏洞百出有是设计方法问题以及作图时不够细致下设计中出现的一些问题及解决方法：分频模块在设计分频模块的时候于没有考虑整体功能实现需要多个不同频率的输出只作我们的目标，导致后来用到时又返回去增加输出，导致模块的变动，也给整个工程带来了麻烦。译码显示问题在检验计时输出时发现分的个位显示乱码同学讨论后才知道原来是输出的四位二进制位的顺序倒了，该软件中数组表示时一般高位在前，即应该是MH[3..0]形式。消颤问题在一开始调试总电路时，发现分和时的进位很乱，查电路查了很久，没找出任何问题，实在不知如何解决后经某同提醒知道可能是下载时出现频率干扰的现象于电路中我已经加了消颤电路，所以一直没往这方面想。后来我决定将校分用的2Hz为1Hz试试，结果成功了。闹钟问题在附加功能闹表的设计实现中现了不少问题由于时间有限我终只是解决了显示复用的问题，但闹表还未能正常使用。八、验收获与感本实验中们利用Quartus软件设计出了多功能数字钟并下载到了SmartSOPC验箱中设时遵循了先分模块处再总体连接的思想较有条理的一步步设计下来但仍出现了很多问题。由于一开始全局观念不清晰，致使分频电路只能输出，来新做，浪费了时间来