存储器教学讲解课件

第3章存储器重点内容存储系统层次结构的概念；Cache—主存和主存—辅存层次的工作原理；各类存储器的工作原理和技术指标，在存储层次结构中的作用；存储器与CPU连接；高速缓冲存储器（Cache）工作原理；虚拟存储器工作原理；提高访存速度的方法。第3章存储器重点内容3.1存储器概述随着计算机系统的不断发展，对存储器设计的目标之一就是以较小的成本使存储器的容量尽可能大，速度与CPU相匹配。所以，计算机系统对存储器的要求越来越高，存储器的种类越来越多。3.1存储器概述随着计算机系统的不断发展，对存储器设计的3.1存储器概述3.1.1存储器特性1．存储容量存储容量存储单元个数×存储字长存储容量常用字数或字节数（B）来表示，如64KB、512KB、64MB。外存中为了表示更大的存储容量，采用GB、TB等单位。2．存取时间又称存储器访问时间（MemoryAccessTime），是执行一次读操作或写操作所需的时间，即从地址传输给存储器的这一刻到数据已经被存储或能够使用为止所用的时间。3．存取周期连续启动两次读（或写）操作所需的最小时间间隔3.1存储器概述3.1.1存储器特性3.1存储器概述4．存储器带宽单位时间内存储器存取的信息量，单位用字/秒、字节/秒或位/秒表示。

5．价格价格是存储器的一个经济指标，一般用每位价格来表示。设C是具有S存储容量的存储器的总价格，则每位价格gC/S。3.1存储器概述4．存储器带宽3.1存储器概述3.1.2存储器分类1．按存储介质划分（1）半导体存储器（2）磁表面存储器（3）光盘存储器2．按存取方法划分（1）顺序存取（2）直接存取（3）随机存取（4）相联存取3.1存储器概述3.1.2存储器分类3.1存储器概述3．按读/写功能划分只读存储器（ROM）随机访问存储器（RAM）4．按信息的可保存性划分非永久记忆的存储器永久性记忆的存储器。5．按在系统中的作用划分主存储器（主存）辅助存储器（辅存、外存）高速缓冲存储器（Cache）3.1存储器概述3．按读/写功能划分3.1存储器概述3.1.3存储器的层次结构存储器的特点是：①速度越快，每位价格就越高。②容量越大，每位价格就越低。③容量越大，速度越慢。如果只采用其中的一种技术，存储器设计者就会陷入困境。解决这个难题的方法是采用存储器层次结构（MemoryHierarchy），而不只是依赖单一的存储部件或技术。3.1存储器概述3.1.3存储器的层次结构3.1存储器概述现代计算机系统中，通常采用多级存储体系结构，即Cache、主存和辅存三级体系结构，主要表现在缓存-主存、主存-辅存这两个存储层次上，如图3-2所示。缓存-主存层次缓存CPU主存辅存主存-辅存层次主存主存-辅存层次缓存CPU辅存缓存-主存层次3.1存储器概述现代计算机系统中，通常采用多级存储体系结3.1存储器概述在三级存储系统中，各级存储器承担的职能各不相同。其中，Cache主要强调快速存取，以便使存取速度和CPU的运算速度相匹配，外存储器主要强调大的存储容量，以满足计算机的大容量存储要求；主存储器介于Cache与辅存之间，要求选取适当的存储容量和存取周期，使它能容纳系统的核心软件和较多的用户程序。3.1存储器概述在三级存储系统中，各级存储器承担的职能各3.2半导体随机存储器目前，较为常用的半导体器件有两种：双极型半导体器件和MOS型半导体器件。①双极型半导体（Transistor-TransistorLogic，TTL），速度高，驱动能力强，但集成度低，功耗大，价格高，多用于小容量高速存储器。②金属氧化物场效应晶体管（MetalOxideSemiconductor，MOS），集成度高，功耗小，工艺简单，成本低，但速度较低，主要用于大容量存储器。在计算机中MOS器件组成的存储器是最为常用的，按所用的半导体工艺区分，存储器的芯片分为静态存储器和动态存储器两种类型。3.2半导体随机存储器目前，较为常用的半导体器件有两种：3.2半导体随机存储器3.2.1半导体存储器的组织1．存储位元存储器的构成单元是存储位元，用于保存一位二进制的信息，这是现代计算机采用二进制的重要原因。但存储位元只要具备了以下3个条件就可以作为存储位元。①呈现两种稳态（或半稳定），分别代表二进制的1和0。②能够写入（至少一次）来设置状态。③能够读出状态。3.2半导体随机存储器3.2.1半导体存储器的组织3.2半导体随机存储器存储器位元操作：控制（写）数据输入选择位元（a）写操作控制（读）数据输出选择位元（b）读操作3.2半导体随机存储器存储器位元操作：控制（写）数据输3.2半导体随机存储器2．半导体存储器的分类随机存储器（RAM）掩模型只读存储器（MROM）可编程ROM（PROM）可擦PROM（EPROM）电可擦PROM（EEPROM）快闪存储器3.2半导体随机存储器2．半导体存储器的分类3.2半导体随机存储器3.2.2SRAM静态随机存储器（StaticRandomAccessMemory，SRAM）是一种快速存储器，所谓“静态”的含义是这种存储器不需要刷新操作。但SRAM造价较高，通常用做高速缓冲存储器（Cache）。

3.2半导体随机存储器3.2.2SRAM3.2半导体随机存储器图中字线功能对应图3-3中的选择线，位线D的功能对应数据输入/输出端。3.2.3DRAM动态随机存储器（DynamicRandomAccessMemory，DRAM）是目前在个人计算机中使用最多的存储器形式。“动态”的含义是指这种存储器必须定时地进行刷新操作，否则，其存储的数据就会丢失。位线CdVcc〓CS源极漏极栅极字线T3.2半导体随机存储器图中字线功能对应图3-3中的选择线3.2半导体随机存储器3.2.4DRAM的刷新动态MOS存储器采用“读出”方式进行刷新。因为在读出过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以读出过程就是再生过程。通常，在再生过程中只改变行选择线地址，每次再生一行。依次对存储器的每一行进行读出，就可完成对整个DRAM的刷新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一次为止，这一段时间间隔叫刷新周期，一般为2ms。3.2半导体随机存储器3.2.4DRAM的刷新3.2半导体随机存储器常用的刷新方式有3种，一种是集中式，另一种是分散式，第三种是异步式。（1）集中刷新集中刷新是在规定的一个刷新周期内，对全部存储单元集中一段时间逐行进行刷新，此刻必须停止读/写操作。

3.2半导体随机存储器常用的刷新方式有3种，一种是集中式3.2半导体随机存储器（2）分散刷新分散刷新是指对每行存储单元的刷新分散到每个读/写周期内完成。把存取周期分成两段，前半段用来读/写或维持，后半段用来刷新。例如，对128×128阵列的存储器，每经过128个系统周期，整个存储器刷新一遍。3.2半导体随机存储器（2）分散刷新3.2半导体随机存储器（3）异步刷新为了真正提高系统的工作效率，应该采用集中与分散相结合的方式，既克服出现“死区”，又充分利用最大刷新间隔为2ms的特点。例如，对于128×128的存储芯片，可采取在2ms内对128行各刷新一遍，即每隔2ms/128≈15.6s刷新一行，而每行刷新所有的时间仍为读/写周期0.5s。3.2半导体随机存储器（3）异步刷新3.2半导体随机存储器3.2.5DRAM控制器在实际应用中，经常使用DRAM控制器与DRAM配合使用。DRAM控制器是CPU与DRAM芯片之间的接口电路，负责完成刷新、刷新/访存裁决等操作。DRAM控制器的逻辑结构如图3-10所示。借助DRAM控制器，可把DRAM看成SRAM一样使用，为系统设计带来很大方便。3.2半导体随机存储器3.2.5DRAM控制器3.2半导体随机存储器3.2.6存储器模块在计算机中，存储器模块一般称为“内存条”，是将内存芯片焊接到事先设计好的印制电路板上，而计算机主板也改用内存插槽，这样内容就可以方便地安装和更换了。内存条的接口类型是根据内存条上导电触片（金手指）的数量来划分的，金手指上的导电触片也习惯称为针脚数（Pin）。

单列直插内存模块（SingleInlineMemoryModule，SIMM）、双列直插内存模块（DualInlineMemoryModule，DIMM）和RIMM（RambusInlineMemoryModule）。3.2半导体随机存储器3.2.6存储器模块3.2半导体随机存储器从传输类型角度介绍内存条的发展过程。（1）FPDRAM（2）EDODRAM（3）SDRAM（4）DDR（5）RDRAM（6）DDR23.2半导体随机存储器从传输类型角度介绍内存条的发展过程3.3半导体只读存储器计算机中使用的半导体存储器主要有两类：半导体RAM（RandomAccessMemory）和半导体ROM（ReadOnlyMemory），RAM具有易失性，而ROM是非易失性的。ROM主要用于存放系统程序、常用功能的库例程和功能表，当程序或数据需要永久保存在主存中，不需要从辅助存储器中调入时，存放在ROM中。ROM的具体分类有掩膜只读存储器（MROM）、可编程ROM（PROM）、可擦可编程只读存储器（EPROM）、电可擦可编程只读存储器（EEPROM）和Flash存储器等。3.3半导体只读存储器计算机中使用的半导体存储器主要有两3.3半导体只读存储器1．掩膜只读存储器（MROM）3.3半导体只读存储器1．掩膜只读存储器（MROM）3.3半导体只读存储器2．可编程ROM（PROM）3．可擦PROM（EPROM）EPROM可修改多次，EPROM比PROM更贵。3.3半导体只读存储器2．可编程ROM（PROM）3.3半导体只读存储器4．电可擦PROM（EEPROM）5．Flash存储器3.3半导体只读存储器4．电可擦PROM（EEPROM）3.4存储器与CPU连接存储器和CPU的连接，必须按照芯片提供的引脚特征进行连接。CPU对存储器进行读/写操作，首先由地址总线给出地址信号，然后发出读操作或写操作的控制信号，最后在数据总线上进行信息交流。因此，存储器同CPU连接时，要完成地址线、数据线和控制线的连接。3.4.1芯片的引脚集成电路封装在陶瓷外壳中，并引出与外界相连接的引脚。3.4存储器与CPU连接存储器和CPU的连接，必须按照芯3.4存储器与CPU连接典型的存储器芯片的引脚图3.4存储器与CPU连接典型的存储器芯片的引脚图3.4存储器与CPU连接3.4.2存储容量的扩展每个存储芯片的容量是有限的，在字长和字数方面不能满足实际的需要，需要将若干存储芯片连在一起才能组成足够容量的存储器，这就叫存储容量的扩展，通常采用位扩展法、字扩展法和字位同时扩展法。1．位扩展法位扩展是指增加存储字长，如2片1K×4位的芯片可组成1K×8位的存储器。3.4存储器与CPU连接3.4.2存储容量的扩展3.4存储器与CPU连接由2片1K×4位的芯片组成1K×8位的存储器3.4存储器与CPU连接由2片1K×4位的芯片组成13.4存储器与CPU连接2．字扩展法字扩展是指仅增加存储器字的数量，而存储字长不变，因此将芯片的地址线、数据线、读/写控制线并联，而由芯片选择信号来区分各芯片的地址范围，所以芯片选择信号端连接到片选译码器的输出端。3.4存储器与CPU连接2．字扩展法3.4存储器与CPU连接由2片1K×8位的芯片组成2K×8位的存储器3.4存储器与CPU连接由2片1K×8位的芯片组成2K×3.4存储器与CPU连接3．字位同时扩展法字位同时扩展是指既增加存储字的数量，又增加存储字长。一个存储器的容量假定为M×N位，若使用l×k位的芯片（l＜M，k＜N，需要字位同时进行扩展，此时共需要(M/l)×(N/k)个存储器芯片。3.4存储器与CPU连接3．字位同时扩展法3.4存储器与CPU连接由8片1K×4位的芯片组成4K×8位的存储器3.4存储器与CPU连接由8片1K×4位的芯片组成4K×3.4存储器与CPU连接3.4.3计算机中主存储器的配置存储芯片与CPU芯片相连时，特别要注意芯片与芯片之间的地址线、数据线和控制线的连接。1．地址线的连接存储芯片容量不同，其地址线数也不同，而CPU的地址线数往往比存储芯片的地址线数要多。通常总是将CPU地址线的低位与存储芯片的地址线相连。CPU地址线的高位或做存储芯片扩充时用或做其他用法，如做片选信号等。2．数据线的连接同样，CPU的数据线数与存储芯片的数据线数也不一定相等。此时，必须对存储芯片进行位扩展，使其数据位数与CPU的数据线数相等。3．读/写命令线的连接CPU读/写命令线一般可直接与存储芯片的读/写控制端相连，通常高电平为读，低电平为写。3.4存储器与CPU连接3.4.3计算机中主存储器的3.4存储器与CPU连接4．片选线的连接片选信号的连接是CPU与存储芯片正确工作的关键。由于存储器由许多存储芯片叠加组成，哪一片被选中完全取决于该存储芯片的片选控制端是否能接收到来自CPU的片选有效信号。片选有效信号与CPU的访存控制信号（低电平有效）有关，因为只有当CPU要求访存时，才要求选择存储芯片。若CPU访问I/O，则为高，表示不访问存储器。此外，片选有效信号还和地址有关，因为CPU给出的存储单元地址的位数往往大于存储芯片的地址线数，故那些未与存储芯片连上的高位地址必须和访存控制信号共同作用，产生存储器的片选信号。通常需用到一些逻辑电路，如译码器及其他各种门电路。5．合理选择存储芯片合理选择存储芯片主要是指存储芯片类型（RAM或ROM）和数量的选择。通常选用ROM存放系统程序、标准子程序和各类常数等。RAM则是为用户编程而设置的。此外，在考虑芯片数量时，要尽量使连线简单方便。3.4存储器与CPU连接4．片选线的连接3.4存储器与CPU连接3.4.4提高访存速度的措施由于CPU和主存的发展方向不太一样，CPU重点提高的是处理速度，而主存重点是提高容量，兼顾访问速度的提高。不同的发展策略导致CPU和主存的速度差异越来越大，使主存的存取速度成为计算机系统的瓶颈。为了使CPU不至因为等待存储器读/写操作的完成而无事可做①主存储器采用更高速的技术来缩短存储器的读出时间，或加长存储器的字长。②采用空间并行技术的双端口存储器。③采用时间并行技术的多体交叉存储器，在每个存储器周期中存取几个字；④在CPU和主存储器之间插入一个高速缓冲存储器（Cache），以缩短读出时间。

3.4存储器与CPU连接3.4.4提高访存速度的措施3.4存储器与CPU连接3.4.5多模块交叉存储器一个由若干个模块组成的主存储器是线性编址的。这些地址在各模块中如何安排，有两种方式：一种是顺序方式，一种是交叉方式。3.4存储器与CPU连接3.4.5多模块交叉存储器3.5高速缓冲存储器高速缓冲存储器（Cache）是为了解决CPU和主存之间速度不匹配而采取的一项重要技术。其主要是利用了程序局部性原理。局部性原理表现为两个方面：①时间局部性：如果某条指令被执行，则不久以后该指令很可能再次被执行；如果某条数据结构被访问，则不久以后该数据结构很可能再次被访问。产生时间局部性的主要原因是程序中有大量的循环操作。②空间局部性：一旦程序访问了某个内存单元，不久以后，其附近的内存单元也要被访问，即程序在一段时间内所访问的存储器空间可能集中在一定的范围之内，其最常见情况就是程序的顺序执行。3.5高速缓冲存储器高速缓冲存储器（Cache）是为了解3.5高速缓冲存储器相对容量较大、速度较慢的主存储器与容量较小、速度较快的Cache连在一起，Cache中存放主存储器中的部分副本。当CPU试图从存储器中读取一个字时，检查这个字是否在Cache中。如果是，则这个字传输给CPU；如果不是，则主存储器中一块固定数目的字读入Cache，然后再把这个字传输给CPU。块传送CPUCache主存字传送3.5高速缓冲存储器相对容量较大、速度较慢的主存储器与容3.5高速缓冲存储器3.5高速缓冲存储器3.5高速缓冲存储器【例3-4】假设Cache的工作速度是主存的5倍，且Cache被访问命中的概率为95%，则采用Cache后，存储器性能提高多少？解：设Cache的存取周期为t，主存的存取周期为5t，则系统的平均访问时间为：ta0.95×t+0.05×5t1.2t性能为原来的5t/1.2t4.17倍，即提高了3.17倍。3.5高速缓冲存储器【例3-4】假设Cache的工作速3.5高速缓冲存储器3.5.2Cache的设计要素①Cache容量的大小。②主存地址映射到Cache的方法，即当把一个块调入Cache时，可以放到哪些位置上（映像规则）。③当所要访问的块在Cache时，如何找到该块（查找算法）。④当新的数据块装入已经没有存放空间的Cache时，替换掉原数据块的策略（替换算法）。⑤CPU执行写访问时，应进行哪些操作（写策略）。⑥数据块大小的选择。⑦Cache数目的选择。3.5高速缓冲存储器3.5.2Cache的设计要素3.5高速缓冲存储器2．地址映射由于Cache的数据块比主存的数据块要少得多，必须按照某种函数关系把主存储器的数据块映射到Cache中，称作地址映射。在数据按照这种映射关系装入Cache后，执行程序时，应将主存地址变换成Cache地址，这个变换过程叫做地址变换。

3.5高速缓冲存储器2．地址映射3.5高速缓冲存储器映射功能的选择决定了Cache的结构，通常采用3种技术，直接映射、相联映射和组相联映射。直接映射方法最简单，是把主存储器的每块映射到一个固定可用的Cache块中，是一个多对一的映射关系。图3-26说明了这种常用机制，映射表示为：i＝jmodm其中： i＝Cache块号

j＝主存储器的块号

mCache的块数3.5高速缓冲存储器映射功能的选择决定了Cache的结构3.5高速缓冲存储器3.5高速缓冲存储器3.5高速缓冲存储器直接映射的技术实现简单、花费少。它的主要缺点是对于给定的块，有固定的Cache位置。因此，如果一个程序恰巧重复引用两个映射到同一Cache块号中且来自主存不同块的字，则这些块将不断地交换到Cache中，命中率将会降低。【例3-5】假设主存容量为512KB，Cache容量为4KB，每个字块为16个字，每个字32位，则：①Cache地址有多少位？可容纳多少块？②主存地址有多少位？可容纳多少块？③在直接映射方式下，主存的第几块映射到Cache中的第5块（设起始字块为第1块）？④画出直接映射方式下主存地址字段中各段的位数。3.5高速缓冲存储器直接映射的技术实现简单、花费少。它的3.5高速缓冲存储器（2）全相联映射（AssociativeMapping）全相联映射通过允许每个主存储块装入到Cache的任何一块中来克服直接映射的缺点。全相联映射的Cache控制逻辑简单地把存储器地址解释为标记（Tag）域和字（Word）域，标记域唯一标识主存储块。为了确定某块是否在Cache中，Cache控制逻辑必须同时对每个块中的标记位进行检查，看其是否匹配。

3.5高速缓冲存储器（2）全相联映射（Associati3.5高速缓冲存储器3.5高速缓冲存储器3.5高速缓冲存储器（3）组相联映射（SetAssociativeMapping）直接映射和全相联映射两种方式的优缺点正好相反，从存放位置的灵活性和命中率来看，后者为优；从比较器电路简单和硬件成本来说，前者为佳。而组相联映射是两种方法的折中方案，兼顾了二者的优点而又尽量避免了二者的缺点，因此被普遍采用。在组相联映射中，Cache分为v个组，每一组有k个行，它们的关系为：mv×k，ijmodv其中： iCache组号

j主存储块的块号

mCache的块数3.5高速缓冲存储器（3）组相联映射（SetAssoc3.5高速缓冲存储器3.5高速缓冲存储器3.5高速缓冲存储器【例3-6】设采用两路组相联方式，即d3，w1，那么主存的第15块映射到Cache的哪个块中？解：Cache分为v2d8组，每一组有2w2个行（块）。ijmodv

15mod87所以，主存的第15块映射到Cache的第7组，每组有2块，组内是全相联映射方式，所以主存的第15块映射到Cache的第14、15块中。3.5高速缓冲存储器【例3-6】设采用两路组相联方式，即3.5高速缓冲存储器3．替换策略当新的一块数据装入Cache时，原存储的一块数据必须被替换掉。对于直接映射，某个特定的块只可能有一个相对应的Cache块。对于相联和组相联技术需要一种替换算法。为了获得高速度，这种算法必须由硬件来实现。人们尝试过许多算法，下面介绍最常用的4种。3.5高速缓冲存储器3．替换策略3.5高速缓冲存储器（1）最近最少使用（LRU）算法（2）先进先出（FIFO）算法（3）最不经常使用（LFU）算法（4）随机替换算法3.5高速缓冲存储器（1）最近最少使用（LRU）算法3.5高速缓冲存储器4．写策略（1）写直达法所有的写操作都对主存储器和Cache进行，以保证主存储器总是有效的。这一技术的主要缺点是，产生了大量的存储信息量，可能引起瓶颈问题。（2）写回法写回法（WriteBack）可以减少存储器的写入。数据每次只是暂时写入Cache，并设置与块有关的修改（Update）位。当某个块被替换时，当且仅当修改位被置位时，才将它回写主存储器。写回的缺点是，部分存储器是无效的，因此I/O模块的存取只允许通过Cache进行。这样就造成了更复杂的电路和潜在的瓶颈问题。3.5高速缓冲存储器4．写策略3.6虚拟存储器虚拟存储器是指存储器层次结构中主存-辅存层次的存储系统。它以透明的方式给用户提供了一个比实际主存空间大得多的程序地址空间。虚拟存储器不仅是解决存储容量和存取速度矛盾的一种方法，而且也是管理存储设备的有效方法。在虚拟存储器中有3种地址空间：一种是虚拟地址空间，也称虚存空间或虚拟存储器空间，它是应用程序员用来编写程序的地址空间，这个地址空间非常大。第二种是主存储器的地址空间，也称为主存地址空间，主存物理空间或实存地址空间。第三种是辅存地址空间，也就是磁盘存储器的地址空间。

3.6虚拟存储器虚拟存储器是指存储器层次结构中主存-辅存3.6虚拟存储器与这三种地址空间相对应，有三种地址，即虚拟地址（虚存地址、逻辑地址、虚地址）、主存地址（物理地址、实地址、主存储器地址）和磁盘存储器地址（磁盘地址、辅存地址）。主存-辅存层次和Cache-主存层次的存储系统有很多相似之处，它们采用的地址变换、映射方法和替换策略，从原理上看是相同的，且都基于程序局部性原理。3.6虚拟存储器与这三种地址空间相对应，有三种地址，即虚3.6虚拟存储器两种存储系统中的设备性能有所不同，管理方案的实施细节也有差异，所以虚拟存储系统中不能直接照搬Cache中的技术。两种存储系统的主要区别在于：主存的存取时间是Cache存取时间的5～10倍，而磁盘的存取时间是主存存取时间的上千倍，因而未命中时系统的相对性能损失有很大的不同。具体说，在虚拟存储器中未命中的性能损失要远大于Cache系统中未命中的损失。3.6虚拟存储器两种存储系统中的设备性能有所不同，管理方3.6虚拟存储器2．主存-辅存层次的存储系统的基本信息传输单位主存-辅存层次的存储系统的基本信息传输单位可采用几种不同的方案：段、页或段页。3.6.2页式虚拟存储器在页式虚拟存储系统中，把虚拟空间分成页，称为逻辑页；主存空间也分成同样大小的页，称为物理页。虚拟地址到主存实地址的变换是由放在主存的页表来实现。在页表中，对应每一个虚存逻辑页号有一个表目，表目内容至少要包含该逻辑页所在的主存页面地址（物理页号），用它作为实（主）存地址的高字段，与虚存地址的页内行地址字段相拼接，就产生了完整的实存地址，据此来访问主存。3.6虚拟存储器2．主存-辅存层次的存储系统的基本信息传3.6虚拟存储器页表基地址逻辑页号页内行地址虚存地址…………主存页面号+物理页号页内行地址实存地址页表（在主存中）控制字段3.6虚拟存储器页表基地址逻辑页号页内行地址虚存地址……3.6虚拟存储器由于程序在执行过程中具有局部性，因此，对页表中各存储字的访问并不是完全随机的。也就是说，在一段时间内，对页表的访问只是局限在少数几个存储字内。根据这一特点，可大大缩小目录表的存储容量。例如，容量为8～16个存储字，访问速度与CPU中的通用寄存器相当。这个小容量的页表称为快表（TranslationLookasideBuffer，TLB），快表采用相联方式访问。当快表中查不到时，再从存放在主存储器中的页表中查找实页号。与快表相对应，存放在主存储器中的页表称为慢表。慢表是一个全表，快表只是慢表的一个部分副本，而且只存放了慢表中很少的一部分。实际上，快表与慢表也构成了一个由两级存储器组成的存储系统。与虚拟存储器和Cache存储器类似。在这个快、慢表的存储系统中，访问速度接近于快表的速度，存储容量是慢表的容量。3.6虚拟存储器由于程序在执行过程中具有局部性，因此，对3.6虚拟存储器逻辑页号页内行地址物理页号页内行地址逻辑页号物理页号物理页号控制字段………快表（相联存储器）实存地址虚存地址相联比较（按内容访问）慢表（在主存中）（按地址访问）（快表中查不到）3.6虚拟存储器逻辑页号页内行地址物理