数字电子技术基础第章可编程逻辑器件

8.1可编程逻辑器件PLD概述8.2可编程只读存储PROM和可编程逻辑阵列PLA8.3可编程逻辑器件PAL和通用逻辑阵列GAL第八章可编程逻辑器件连接线与点增多抗干扰下降传统的逻辑系统，当规模增大时（SSIMSI)焊点多，可靠性下降系统规模增加成本升高功耗增加占用空间扩大

从逻辑器件的功能和使用方法看，最初的逻辑器件全部采用标准通用片，后来发展到采用用户片和现场片。

通用片的功能是器件厂制造时定死的，用户只能拿来使用而不能改变其内部功能。

通用片有门、触发器、多路开关、加法器、寄存器、计数器、译码器等逻辑器件和随机读写存储器件。

用户片是完全按用户要求设计的VLSI器件。它对用户来讲是优化的，但是设计周期长，设计费用高，通用性低，销售量少。用户片一般称为专用集成电路(ASIC)，但是它也向通用方向发展。

由于通用片和全用户片的使用范围有限，20世纪70年代以后陆续出现了用户可在现场更改其内容(功能)的现场片，如EPROM，FPLA，PAL，GAL，FPGA等一类可编程逻辑器件，通称为PLD器件。它们规整通用，适合采用高集成度技术，因此，在数字系统中得到了迅速的应用。

半定制标准单元（StandardCell）门阵列（GateArray）可编程逻辑器件（ProgrammableLogicDevice，PLD）近年来PLD从芯片密度、速度等方面发展迅速，已成为一个重要分支。专用集成电路（简称ASIC）ApplicationSpecificIntegratedCircuit

系统放在一个芯片内ASIC全定制（FullCustomDesignIC)半定制（Semi-CustomDesignIC）MAX7128S8.1可编程逻辑器件PLD概述8.2可编程只读存储PROM和可编程逻辑阵列PLA8.3可编程逻辑器件PAL和通用逻辑阵列GAL第八章可编程逻辑器件PLD的基本结构与门阵列或门阵列乘积项和项输入电路输入信号互补输入输出电路输出函数反馈输入信号PLD是70年代发展起来的新型逻辑器件，是一种通用大规模集成电路，用于LSI和VLSI设计中，采用软件和硬件相结合的方法设计所需功能的数字系统。相继出现了ROM、PROM、PLA、PAL、GAL、EPLD和FPGA等，它们组成基本相似。可编程逻辑器件PLD的发展历程70年代80年代90年代PROM和PLA器件FPLA和PAL器件GAL器件FPGA器件EPLD器件CPLD器件内嵌复杂功能模块的可编程片上系统

SoPC70年代初期的PLD

主要是可编程只读存储器(PROM)和可编程逻辑阵列(PLA)。在PROM中，与门阵列是固定的，或门阵列是可编程的；器件采用熔断丝工艺，一次性编程使用。70年代末期的PLD

出现了可编程阵列逻辑(PAL)器件。在PAL器件中，与门阵列是可编程的，或门阵列是固定连接的，它有多种输出和反馈结构，为数字逻辑设计带来了一定的灵活性。但PAL仍采用熔断丝工艺，一次性编程使用。80年代中期的PLD

通用阵列逻辑(GAL)器件问世，并取代了PAL。GAL器件是在PAL器件基础上发展起来的新一代器件。和PAL一样，它的与门阵列是可编程的，或门阵列是固定的。但由于采用了高速电可擦CMOS工艺，可以反复擦除和改写，很适宜于样机的研制。它具有CMOS低功耗特性，且速度可以与TTL可编程器件相比。特别是在结构上采用了“输出逻辑宏单元”电路，为用户提供了逻辑设计和使用上的较大灵活性。80年代中后期的PLD

80年代后期问世的FPGA(现场可编程门阵列)器件，FPGA属于较高密度的PLD器件。

FPGA的基本结构有两类：一类是在PAL基础上加以改进和扩展形成的；另一类是逻辑单元型，逻辑单元之间是互联阵列。这些资源可由用户编程。90年代的SoPC

System-on-a-Programmable-Chip，即可编程片上系统。

用可编程逻辑技术把整个系统放到一块硅片上，称作SOPC。可编程片上系统（SOPC）是一种特殊的嵌入式系统：首先它是片上系统（SOC），即由单个芯片完成整个系统的主要逻辑功能；其次，它是可编程系统，具有灵活的设计方式，可裁减、可扩充、可升级，并具备软硬件在系统可编程的功能。

SOPC是PLD和ASIC技术融合的结果，被称为“半导体产业的未来”。可编程逻逻辑器件件的分类类按集成度度(PLD)分分类:根据有无无寄存功功能：可编程组合合逻辑器件件可编程时序序逻辑器件件按内部电路路组成：PLA（可可编程逻辑辑阵列）PGA（可可编程门阵阵列）按编程方式式：熔丝编程光擦编程电擦编程在线编程（1）与固固定、或编编程：ROM和PROM（2）与或或全编程：：PLA（3）与编编程、或固固定：PAL、GAL和HDPLD(高密度PLD）PLD基本本结构大致致相同，根根据与或阵阵列是否可可编程分为为三类：PLDPROM----可可编程存储储器PLA----可编编程逻辑阵阵列PAL----可编编程阵列逻逻辑GAL----通用用可编程阵阵列逻辑FPGA----现现场可编程程门阵列ispLSI----在系统统可编程大大规模集成成电路1.与固定定、或编程程：与阵列全固固定，即全全译码；ROM和PROM2.与、或或全编程：：代表器件是是PLA（ProgrammableLogicArray）），下图给出了了PLA的的阵列结构构，在PLD中，它它的灵活性性最高。由由于与或阵阵列均能编编程的特点点，在实现现函数时，，只需形成成所需的乘乘积项，使使阵列规模模比PROM小得多多。3.与编程程、或固定定：代表器件PAL（ProgrammableArrayLogic）和GAL（GenericArrayLogic））。，这种结构中中，或阵列列固定若干干个乘积项项输出，见见下图。PLD的性性能特点采用PLD设计数字字系统和中中小规模相相比具有如如下特点：：1.减小系统体体积：单片PLD有很高的的密度，可可容纳中小小规模集成成电路的几几倍到十几几倍。2.增强逻辑设设计的灵活活性：使用PLD器件设计计的系统，，可以不受受标准系列列器件在逻逻辑功能上上的限制。。3.缩短设计周周期：由于有可编编程特性，，用PLD设计一个个系统所需需时间比传传统方式大大为缩短。。4.提高系统处处理速度：：用PLD与与或两级结结构实现任任何逻辑功功能，比用用中小规模模器件所需需的逻辑级级数少。这这不仅简化化了系统设设计，而且且减少了级级间延迟，，提高了系系统的处理理速度。7.系统具有加加密功能：：某些PLD器件，如如GAL或或高密度可可编程逻辑辑器件本身身具有加密密功能。设设计者在设设计时选中中加密项，，可编程逻逻辑器件就就被加密，，器件的逻逻辑功能无无法被读出出，有效地地防止逻辑辑系统被抄抄袭。5.降低系统成成本：由于PLD集成度高高，测试与与装配的量量大大减少少，避免了了改变逻辑辑带来的重重新设计和和修改，有有效地降低低了成本。。6.提高系统的的可靠性：：用PLD器器件设计的的系统减少少了芯片和和印制板数数量，增加加了平均寿寿命,减减少相互间间的连线，，提高抗干干扰能力，，从而增加加了系统的的可靠性。。PLD的逻逻辑符号表表示方法1.输入缓缓冲器表示示方法AAA2.与门和和或门的表表示方法ABCDF1固定连接编程连接F1=A••B•CABCDF2F2=B+C+DPLD具有有较大的与与或阵列，，逻辑图的的画法与传统统的画法有有所不同下图给出最最简单的PROM电电路图，右右图是左图图的简化形形式。实现的函数数为：固定连接点点（与）编程连接点点（或）8.1可可编程逻逻辑器件PLD概述述8.2可可编程只只读存储PROM和和可编程逻辑辑阵列PLA8.3可可编程逻逻辑器件PAL和通用逻辑阵阵列GAL第八章可可编程逻辑辑器件一、可编程程只读存储储器PROMPROM(ProgrammableRead-OnlyMemory)的结构是与阵列固定、或阵列可编程的PLD器件，对于有大量输入信号的PROM，比较适合作为存储器来存放数据，它在计算机系统和数据自动控制等方面起着重要的作用。对于较少的输入信号组成的与阵列固定、或阵列可编程的器件中，也可以很方便地实现任意组合逻辑函数。例1：下图是一个个8（字线线）×4（（数据）的的存储器数数据阵列图图。数据输出端字线如当地址码码A2A1A0＝000时时，通过地地址译码器器，使字线线P0＝1，将字字线P0上的存储单单元存储的的数据0000输出出，即D0～D3＝0000。例：用PROM实现现以下逻辑辑函数：解：1&≥1Y0Y1Y2ABC11&&&&&&&≥1≥1ABCABCABCABC对于大多数数逻辑函数数而言，并并不需要使使用全部最最小项，造造成浪费例：试用适当容容量的PROM实现现两个两位位二进制数数比较的比较器。。（1）两个个两位二进进制数分别别为A1A0和B1B0，当A1A0大于B1B0时，F1＝1，A1A0等于B1B0时，F2＝1，A1A0小于B1B0时，F3＝1，下表表给出了两两位二进制制和比较结结果的输入入输出对照照表，由此可写出出输出逻辑辑函数的最最小项表达达式为：F1＝m（4,8,9,12,13,14））F2＝m（0,5,10,15）F3＝m（1,2,3,6,7,11）（2）把A1A0和B1B0作为PROM的输入入信号，F1、F2和F3为或阵列的的输出，下下图是用PROM实实现比较器器的阵列图图。（3）选用用PROM的容量为为16×3位即可满满足要求。。F1＝m（4,8,9,12,13,14））F2＝m（0,5,10,15）F3＝m（1,2,3,6,7,11）例：试用PROM实实现4位二二进制码到到Gray码的转换换。转换真值表表与阵列或阵列A2A1A0A3D2D1D0D3以PROM实现简单单的组合逻逻辑电路函函数是很方方便的一般的PROM输入入的地址线线都较多，，容量也较较大，又由由于PROM的与阵阵列固定，，必须进行行全译码，，要产生全全部的最小小项。实际上，大大多数组合合逻辑函数数的最小项项不超过40个，则使得得PROM芯片的面面积利用率率不高，功功耗增加。。为解决这这一问题，，考虑与阵阵列也设计计成可编程程形式来实实现组合逻逻辑，这就就是可编程逻辑辑阵列PLA。二、可编程程逻辑阵列列PLA可编程逻辑辑阵列PLA和PROM相比比之下，有有如下特点点：（二）PROM与阵阵列是全译译码的形式式，而PLA是根据据需要产生生乘积项，，从而减小小了阵列的的规模。（三）PROM实现现的逻辑函函数采用最最小项表达达式来描述述；而用PLA实现现逻辑函数数时，运用用简化后的的最简与或式式，即由与阵阵列构成乘乘积项，根根据逻辑函函数由或阵阵列实现相相应乘积项项的或运算算。（四）在PLA中，，对多输入入、多输出出的逻辑函函数可以利利用公共的与项项，因而，提提高了阵列列的利用率率。（一）PROM是与与阵列固定定、或阵列列可编程，，而PLA是与和或或阵列全可可编程。PLA与PROM的比较例：用PLA实现逻逻辑函数1&≥1Y0Y1Y2ABC11&&&&≥1≥1ABCABCABCABCABC例:试用PLA实现四位位自然二进进制码转换换成四位格格雷码。（1）设四四位自然二二进制码为为B3B2B1B0，四位格雷雷码为G3G2G1G0，其对应的的真值表如如下表所示示。根据表列出出逻辑函数数并简化，，得最简输输出表达式式如下：（2）转换换器有四个个输入信号号，化简后后需用到7个不同的的乘积项，，组成4个个输出函函数，故选选用四输入入的7×4PLA实现现，下图是是四位自然然二进制码码转换为四四位格雷码码转换器PLA阵列列图。上图仅用了了七个乘积积项，比PROM全译码少少用9个，实现的逻逻辑功能是是一样的。。从而降低了芯片片的面积，，提高了芯芯片的利用用率，所以用它它来实现多多输入、多多输出的复复杂逻辑函函数较PROM有优优越之处。。例DCW1W2W3F1F2D’2D’1W4W7W9W10W5W6W8W11W12W14W15W13BAW014×27×2DCW1W2W3F1F2D’2D’1W4W5W7BAW6例：设计一个模模可变的同同步递增计计数器。当当控制信号号X=0时为三三进制计数数，当X=1时为四四进制计数数。X——控制输输入端Z1——三进制制进位输出出端Z2——四进制制进位输出出端经设计得：：PLA除了了能实现各各种组合电电路外，还还可以在或或阵列之后后接入触发发器组，作作为反馈输输入信号，，实现时序序逻辑电路路。XXDCQQ0DCQQ1D0D1Z1Z2Q1Q1Q0Q0CP与阵列或阵列例用组合合PLA及及维持阻塞塞D触发器器构成同步步十六进制制加计数器器。解：见下图图Q3Q2Q1Q00000000101010100001100101111111011011100101110101001100001110110状态卡诺图图00101101110100101001100110011001000000101101111101010101010101010001111000011110000111100001111000011110000111100001111000011110状态方程如如下:各触发器驱驱动方为:例:用用PLA与D触发器器实现8421BCD计数器器画出卡诺图图阵列图8×4QAW1W2W3W4W5W7W6W8DDDDQBQCQDCPR8.1可可编程逻逻辑器件PLD概述述8.2可可编程只只读存储PROM和和可编程逻辑辑阵列PLA8.3可可编程逻逻辑器件PAL和通用逻辑阵阵列GAL第八章可可编程逻辑辑器件一、可编程程阵列逻辑辑器件PALPAL采用用双极型熔熔丝工艺，，工作速度度较高。PAL的结结构是与阵阵列可编程程和或阵列列固定，这这种结构为为大多数逻逻辑函数提提供了较高高级的性能能，为PLD进一步步的发展奠奠定了基础础。（一）PAL的基本本结构PAL器件件的输入、、输出结构构以及输入入、输出的的数目是由由集成电路路制造商根根据实际设设计情况大大致估计确确定。PAL器件的的型号很多多，它的典典型输出结结构通常有有四种，其其余的结构构是在这四四种结构基基础上变形形而来。1.专用用输出基本本门阵列结结构一个输入四个乘积项且通过或非门低电平输出输入信号四个整积项项2.可编编程I/O输出结构构8个乘积项两个输入，一个来自外部I，另一来自反馈I/O当最上面的乘积项为高电平时，三态门开通，I/O可作为输出或反馈；乘积项为低电平时，三态门关断，是输入。3.寄存存器型输出出结构：也也称作时序序结构。8个乘积项或门的输出出通过D触触发器，在CP的上上升沿时到到达输出。。触发器的Q端可以通过三态缓缓冲器送到输出引引脚触发器的反反相端反馈馈回与阵列，作为为输入信号号参与更复杂的时时序逻辑运运算CP和使能是PAL的公共端4.带异异或门的寄寄存器型输输出结构：：增加了一个个异或门把乘积项分割成两个和项两个和项在触发器的输入端异或之后，在时钟上升沿到来时存入触发器内例：试用PAL实现现下列逻辑辑函数。解：化简得得最简与或或式：与阵列或阵列ABCY1Y2例：用PAL器件设设计一个数数值判别电电路。要求求判断4位位二进制数数DCBA的大小属属于0~5、6~10、、11~15三三个区间的的哪一个之之内。例设计一一个4位循循环码计数数器，要求求所设计的的计数器具具有置零和和对输出进进行三态控控制的功能能。CPY3Y2Y1Y0C000000100010200110300100401100501110601010701000811000………………15100011600000用PAL器器件设计这这个计数器器，所用器器件中应包包括4个触触发器和相相应的与或或逻辑阵列列。查手册册PAL64R4满满足要求。。输出缓冲器器为反相器器，所以4个触发器器的Q端的的状态与真真值表中的的状态相反反。通过卡诺图图对触发器器的状态进进行化简。。得到每个个触发器的的驱动方程程，要求中中还有具有有置零功能能，故应加加入R端，，得驱动方方程得到了驱动动方程和输输出进位信信号的方程程后，对PAL进行行编程。以以上设计工工作在开发发系统上自自动进行，，只要按照照软件规定定的格式输输入逻辑真真值表即可可，其余工工作由计算算机去完成成。有些PAL器件是由由数个同一一结构类型型组成，有有的则是由由不同类型型结构混合合组成。如由8个寄寄存器型输输出结构组组成的PAL器件命命名为PAL16R8，由8个可可编程I/O结构组组成的PAL器件则则命名为PAL16L8。应用PAL16L8设计组合合逻辑电路路，主要步步骤是将输输出和激励励写成最简简与或表达达式，然后后确定PAL16L8的引脚脚和编程。。目前能够支支持PAL的编程软软件已相当当成熟，芯芯片应用也也很普及，，但是由于于其集成密密度不高、、编程不够够灵活，且且只能一次次编程，很很难胜任功功能较复杂杂的电路与与系统。二、通用阵阵列逻辑GAL器件件采用E2CMOS工工艺和灵活活的输出结结构，有电电擦写反复复编程的特特性。与PAL相相比，GAL的输出出结构配置置了可以任任意组态的的输出逻辑辑宏单元OLMC（（OutputLogicMacroCell）），GAL和PAL在结结构上的区区别见下图图：PAL结构GAL结构适当地为OLMC进进行编程，GAL就可以在功功能上代替前前面讨论过的的PAL各种种输出类型以及及其派生类型型GAL是继继PAL之之后具有较较高性能的的PLD，，和P