触发器和时序逻辑电路

第11章触发器和时序逻辑电路11.1

触发器11.2

时序逻辑电路分析11.3

时序逻辑电路设计

电路的输出状态不仅取决于当时的输入信号，而且与电路原来的状态有关，当输入信号消失后，电路状态仍维持不变。这种具有存贮记忆功能的电路称为时序逻辑电路。时序逻辑电路的特点：

下面介绍双稳态触发器，它是构成时序电路的基本逻辑单元。11.1

触发器特点：1、有两个稳定状态“0”态和“1”态；2、能根据输入信号将触发器置成“0”或“1”态；3、输入信号消失后，被置成的“0”或“1”态能保存下来，即具有记忆功能。双稳态触发器：是一种具有记忆功能的逻辑单元电路，它能储存一位二进制码。一、

基本触发器两互补输出端1.与非门组成基本R－S触发器两输入端&QQ.G1&.G2SDRD正常情况下，两输出端的状态保持相反。通常以Q端的逻辑电平表示触发器的状态，即Q=1，Q=0时，称为“1”态；反之为“0”态。反馈线触发器输出与输入的逻辑关系1001设触发器原态为“1”态。翻转为“0”态(1)SD=1，RD=01010QQ.G1&.&G2SDRD设原态为“0”态1001110触发器保持“0”态不变复位0结论:不论触发器原来为何种状态，当SD=1，

RD=0时，

将使触发器置“0”或称为复位。QQ.G1&.&G2SDRD01设原态为“0”态011100翻转为“1”态(2)SD=0，RD=1QQ.G1&.&G2SDRD设原态为“1”态0110001触发器保持“1”态不变置位1结论:不论触发器原来为何种状态，当SD=0，

RD=1时，

将使触发器置“1”或称为置位。QQ.G1&.&G2SDRD11设原态为“0”态010011保持为“0”态(3)SD=1，RD=1QQ.G1&.&G2SDRD设原态为“1”态1110001触发器保持“1”态不变1当SD=1，

RD=1时，触发器保持原来的状态，

即触发器具有保持、记忆功能。QQ.G1&.&G2SDRD110011111110若G1先翻转，则触发器为“0”态“1”态(4)SD=0，RD=0

当信号SD=RD

=0同时变为1时，由于与非门的翻转时间不可能完全相同，触发器状态可能是“1”态，也可能是“0”态，不能根据输入信号确定。QQ.G1&.&G2SDRD10若先翻转基本R－S

触发器状态表逻辑符号RD(ResetDirect)-直接置“0”端(复位端)SD(SetDirect)-直接置“1”端(置位端)QQSDRDSDRDQ100置0011置111不变保持00同时变1后不确定功能低电平有效同步

触发器1、同步RS触发器基本R-S触发器导引电路&G4SR&G3CP.&G1&G2.SDRDQQ时钟脉冲当CP=0时011

R，S

输入状态不起作用。

触发器状态不变11.&G1&G2.SDRDQQ&G4SR&G3CP

SD，RD用于预置触发器的初始状态，

工作过程中应处于高电平，对电路工作状态无影响。被封锁被封锁当CP=1时1打开触发器状态由R，S

输入状态决定。11打开触发器的翻转时刻受C控制（CP高电平时翻转），而触发器的状态由R，S的状态决定。.&G1&G2.SDRDQQ&G4SR&G3CP当CP=1时1打开(1)S=0,R=00011触发器保持原态触发器状态由R，S

输入状态决定。11打开.&G1&G2.SDRDQQ&G4SR&G3CP1101010(2)S=0,R=1触发器置“0”(3)S=1,R=0触发器置“1”11.&G1&G2.SDRDQQ&G4SR&G3CP1110011110若先翻若先翻Q=1Q=011(4)S=1,R=1当时钟由1变0后

触发器状态不定11.&G1&G2.SDRDQQ&G4SR&G3CP同步RS状态表00SR01010111不定Qn+1QnQn—时钟到来前触发器的状态Qn+1—时钟到来后触发器的状态逻辑符号QQSRCPSDRDCP高电平时触发器状态由R、S确定跳转例：画出同步

R－S

触发器的输出波形RSCP不定不定可控R－S状态表CP高电平时触发器状态由R、S确定QQ0100SR01010111不定Qn+1Qn存在问题：时钟脉冲不能过宽，否则出现空翻现象，即在一个时钟脉冲期间触发器翻转一次以上。CP克服办法：采用JK

触发器或D

触发器00SR

010

10

1

11

不定Qn+1QnQ=SQ=R三、主从JK触发器1.电路结构从触发器主触发器反馈线CP

CP

CF主JKRS

CF从QQQSDRD1互补时钟控制主、从触发器不能同时翻转2.工作原理01F主打开F主状态由J、K决定，接收信号并暂存。F从封锁F从状态保持不变。01CPRS

CF从QQQSDRD1

CF主JKCP

CP0110状态保持不变。从触发器的状态取决于主触发器，并保持主、从状态一致，因此称之为主从触发器。F从打开F主封锁0RS

CF从QQQSDRD1

CF主JKCP

CP01CP01010010CP高电平时触发器接收信号并暂存（即F主状态由J、K决定，F从状态保持不变）。要求CP高电平期间J、K的状态保持不变。CP下降沿()触发器翻转（F从状态与F主状态一致）。CP低电平时,F主封锁J、K不起作用CPRS

CF从QQQSDRD1

CF主JKCP

01RS

CF从QQQSDRD1

CF主JKCP

CP010分析JK触发器的逻辑功能(1)J=1,K=1设触发器原态为“0”态翻转为“1”态110110101001状态不变主从状态一致状态不变01RS

CF从QQQSDRD1

CF主JKCP

CP010(1)J=1,K=110设触发器原态为“1”态为“？”状态J=1,K=1时，每来一个时钟脉冲，状态翻转一次，即具有计数功能。(1)J=1,K=101RS

CF从QQQSDRD1

CF主JKCP

CP010(2)J=0，K=1设触发器原态为“1”态翻转为“0”态01100101011001设触发器原态为“0”态为“？”态01RS

CF从QQQSDRD1

CF主JKCP

CP010(3)J=1，K=0设触发器原态为“0”态翻转为“1”态10011010100101设触发器原态为“1”态为“？”态RS

CF从QQQSDRD1

CF主JKCP

CP010(4)J=0，K=0设触发器原态为“0”态保持原态00010001保持原态保持原态RS

CF从QQQSDRD1

CF主JKCP

CP01001结论：CP高电平时F主状态由J、K决定，F从状态不变。CP下降沿()触发器翻转（F从状态与F主状态一致）。3.JK触发器的逻辑功能Qn10011100Qn00010101Qn+1QnS'R'01CP高电平时F主状态由J、K决定，F从状态不变。CP下降沿()触发器翻转（F从状态与F主状态一致）。

J

K

Qn

Qn+1

00

01

10

11

JK触发器状态表01010101J

K

Qn+1

00Qn

010

101

11

Qn

JK触发器状态表(保持功能)

(置“0”功能)

(置“1”功能)

(计数功能)C下降沿触发翻转SD

、RD为直接置1、置0端，不受时钟控制，低电平有效，触发器工作时SD

、RD应接高电平。逻辑符号

CPQJKSDRDQ例：JK

触发器工作波形CPJKQ下降沿触发翻转D触发器状态表D

Qn+1

0101上升沿触发翻转逻辑符号DCPQQRDSD四、边沿D触发器例：D

触发器工作波形图CPDQ上升沿触发翻转五、触发器逻辑功能的转换1.将JK触发器转换为D

触发器当J=D，K=D时，两触发器状态相同D触发器状态表D

Qn+1

0101J

K

Qn+1

00Qn

010

101

11

Qn

JK触发器状态表D1

CPQJKSDRDQ仍为下降沿触发翻转2.将JK触发器转换为T

触发器T

CPQJKSDRDQT触发器状态表T

Qn+1

01QnQn(保持功能)(计数功能)J

K

Qn+1

00Qn

010

101

11

Qn

JK触发器状态表当J=K时，两触发器状态相同3.将D

触发器转换为T´触发器触发器仅具有计数功能即要求来一个CP，

触发器就翻转一次。CPQD=QD触发器状态表D

Qn+1

0101

CPQQD11.2时序逻辑电路分析时序逻辑电路按各触发器的触发时钟信号不同，分同步时序逻辑电路和异步时序逻辑电路两大类。一、时序逻辑电路的分类二．时序逻辑电路的描述方法1、逻辑图2、状态方程3、状态表4、状态图5、时序图三．时序逻辑电路的分析方法1、根据给定的时序逻辑电路图，分别写出下列各逻辑方程。

(1)各触发器的时钟脉冲CP的逻辑表达式；

(2)时序逻辑电路的输出方程（若电路中有输出信号）；

(3)各触发器的驱动方程（输入端表达式）。2、将驱动方程代入相应触发器的特性方程，求得各触发器的次态方程，也就是时序逻辑电路的状态方程。3、根据状态方程和输出方程，列状态表，画状态图。若需要还可以画出时序波形图。4、用文字描述时序逻辑电路的逻辑功能。5、分析电路能否自启动。三位同步二进制加法计数器例1

最低位触发器F0每一个脉冲就翻转一次；F1：当Q0=1时，再来一个脉冲则翻转一次；F2：当Q0=Q1=1时，再来一个脉冲则翻转一次。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2CP计数脉冲CP12345678Q0Q1Q2各触发器状态的变换和计数脉冲同步例2:分析图示逻辑电路的逻辑功能,说明其用处。

设初始状态为“000”。RDQJKQQ0F0QJKQQ1F1QJKQQ2F2CP计数脉冲解：1.