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文档简介

分频锁相源相关设计和调试方法讲义总体方框图

由方框图可见，系统主要由下列电路，电调振荡器、参考晶体振荡器、分频器、鉴相器和环路滤波器等组成。其中，分频器和鉴相器已可集成在一个芯片中，也已有把电调振荡器集成在内的芯片。下面对这些主要电路进行分析。电调振荡器采用双极晶体管或场效应管的振荡器，作为反馈型振荡器分析时，可归结为下列基本形式：电容三点式振荡电路中，反馈的大小由C2/C1决定，经验值为取1/2到1/8较适宜。这个电路的改进型为在电感上串联一个小电容，这个电容值远小于另外两个电容值，振荡频率主要由这个电容和电感来决定，频率稳定度得到了提高，但在高端不易起振。在电感上再并联一个电容，成为了西勒振荡电路,可改善高端的起振问题。C3小时频稳度好，但不易起振，在保证振荡的条件下，尽可能减小C3。C4采用变容二极管时，可得到电调特性。

降低振荡器相位噪声的途径：选用低噪声的放大器件，最好选用1/f噪声小的双极晶体管。选用高Q的振荡回路器件，如高介电常数的TEM模谐振器、声表面波谐振器做谐振电路。直流供电电路的纹波和干扰，对相位噪声的影响很大，应采用稳压电路或有源滤波电路等方法，来改善性能。采用1/4波长短路介质谐振器的电调振荡器用于CAD的电原理图相位噪声曲线有源电源滤波器

电源对VCO的相位噪声有很大的影响，因此必须采取好的滤波措施。下面是采用电感滤波的一个例子。当供电电压高于VCO要求的电压时，可采用的有源滤波电路。.电调斜率对VCO的相位噪声影响很大，下图是Synergy公司给出的曲线。分频器整数分频器:总的分频比为Nt=N*P+A，要求N>A,因为先按P+1进行分频，此时A和N计数器开始减计数，到A为0后，变成P分频，直到N也为0后结束一个周期。小数分频器：采用小数分频，可采用较高的比相频率使总的分频比下降，降低了倍频次数，可改善锁相源的相位噪声性能和减小锁定时间。环路滤波器：当采用电压输出鉴相器时，多采用下列形式。

当采用电流输出型鉴相器时，多采用下列形式的环路滤波器：计算公式如下：环路带宽的选取原则：

1.在环路总增益足够的条件下，根据晶振和VCO的相位噪声，来选取环路带宽。

2.应小于或等于1/10比相频率。

3.当环路总增益较小时，根据环路总增益选取。

4.对跳频时间有要求时，要从锁定时间来选取带宽。辅助滤波器：用来减小比相信号的泄漏，要求其截止频率比环路自然频率高5-10倍左右，以减小对环路特性的影响。

Analog公司最近推出了一款新的包括有VCO的锁相源单片集成电路，对降低成本，减少杂散有好处。型号为ADF4360，频率可覆盖350MHz到2450MHz，输出功率最大值约-3dm，还可通过程序控制输出功率值。直接数字频率合成器（DDS)

DDS是根据正弦函数的产生，从相位出发，用不同的相位，给出不同的电压幅度，最后滤波平滑输出需要的频率信号。其原理图如下：系统的相位噪声主要取决于参考时钟振荡器。产生的频率分辨率可达到0.001Hz（取决于

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