第二十一章电工学触发器和时序逻辑电路

第21章触发器和时序逻辑电路21.1双稳态触发器21.2寄存器21.3计数器21.1双稳态触发器

触发器的分类(按工作状态)：双稳态触发器、单稳态触发器、无稳态触发器等。一、R-S触发器1、基本R-S触发器

双稳态触发器的类型：按逻辑功能分为R-S触发器、J-K触发器、D触发器和T触发器等；按其机构可分为主从型触发器和维持阻塞型触发器。结构

基本R-S触发器由两个“与非”门连接而成。&GB&GAQQSDRD逻辑图图形符号QQSDRD（1）SD=1，RD=0

基本R-S触发器有两个稳定状态，它可以直接置位也可以直接复位，且具有存储或记忆功能。

在SD端加负脉冲可置位Q=1；在RD端加负脉冲可复位Q=0。当不对触发器操作时，两个输入端都处于高电平，并且触发器的状态保持不变。（2）SD=0，RD=1（3）SD=1，RD=1（4）SD=0，RD=0输出不变输出不定&GB&GAQQSDRD逻辑图基本R-S触发器的逻辑关系2、可控R-S触发器状态表

由基本R-S触发器及导引“与非”门部分联接而成。C是时钟脉冲输入端。逻辑图&GB&GAQQSDRD&GD&GCSRC图形符号QQSDRDSRC结构SRQn+100110101Qn01不定逻辑关系说明（1）S=1，R=0（2）S=0，R=1（3）S=1，R=1（4）S=0，R=0输出不变输出不定(应避免出现)&GB&GAQQSDRD&GD&GCSRC当时钟脉冲C=0时，触发器的输出状态不变；只有当时钟脉冲C=1时触发器的状态才由R、S的状态决定：1011010011101111001100111不变图形符号QQSDRDSRC可控R-S触发器的逻辑关系0可控R-S触发器的工作波形&GB&GAQQSDRD&GD&GCSRC不定CSRGcGdQ可控R-S触发器的计数功能&GB&GAQQSDRD&GD&GCSRC

如图所示联接的电路具有计数功能。在C端，每来一个脉冲触发器就翻转一次。

例如：在Q=0时的情况，当计数脉冲来到后，GC的输出为“0”；GD的输出为“1”。进而GA的输出为“1”；GB的输出为“0”。促使触发器翻转为Q=1。然而，如果计数脉冲宽度较宽，在触发器翻转后C端仍为高电平时，将引起触发器的下一次翻转，即“空翻”现象。二、J-K触发器J-K触发器是由两个可控R-S触发器构成，还通过一个“非”门将两个触发器联系起来。分别称为主触发器和从触发器。这种触发器具有主从型结构。QQCKJSDRD主从型J-K触发器逻辑图RDSD从触发器QQCRS主触发器QQCRS1QQJKC1.结构和逻辑图J-K触发器的图形符号入右图。

当时钟脉冲来到后(C=1)，“非”门的输出为“0”，从触发器的状态不变。而主触发器是否翻转，要由其输入端状态决定(即图中的J和K)。RDSD从触发器QQCRS主触发器QQCRS1QQJKC2.J-K触发器的工作原理

当C从“1”下跳为“0”时，主触发器的状态不变，从触发器状态将由主触发器的状态决定。因此触发器不会“空翻”。RDSD从触发器QQCRS主触发器QQCRS1QQJKC3.J-K触发器的逻辑关系(1)当J=1、K=1时，设触发器的初态为“0”，则主触发器的输入状态为当时钟脉冲来到后(C=1)，主触发器的状态应为置位“1”输出。从触发器状态不变；当C从“1”下跳为“0”时，主触发器被关闭，从触发器将输出Q=1。(2)当J=0、K=0时，主触发器的输入状态为RDSD从触发器QQCRS主触发器QQCRS1QQJKC不论从触发器输出Q的状态如何，主触发器的状态都不改变，从触发器的输出状态也不变。即保持原状态不变。(3)当J=1、K=0时，设触发器的初始状态为“0”态。当C=1时RDSD从触发器QQCRS主触发器QQCRS1QQJKC则主触发器输出为“1”态；当C下跳为“0”时，从触发器的S=1、R=0，故也翻转为“1”态。如果触发器的初态为“1”，则主触发器的S=0、R=0，在C端变化过程中，触发器始终保持原状态不变。(4)当J=0、K=1时，不论触发器的初始状态如何，下一个状态一定是输出“0”态。RDSD从触发器QQCRS主触发器QQCRS1QQJKC主触发器输出为“0”态；当C下跳为“0”时，从触发器的S=0、R=1，故也输出“0”态。

综上所述，主从型触发器在C=1时将输入信号暂时存入主触发器中，在C=0时将主触发器的输出信号送入从触发器输出。即是说主从型J-K触发器为后沿发。RDSD从触发器QQCRS主触发器QQCRS1QQJKCQQCKJSDRD(后沿触发在图形符号中由C端附近的小圆圈表示。)驱动方程：00不变，11翻转。三、触发器逻辑功能的转换

根据实际需要，可将某种逻辑功能的触发器经过改接或附加一些电路后，转换成另一种触发器。

如图电路，当D=1(J=1及K=0)，在C脉冲的后沿触发器的输出为“1”态；当D=0(J=0及K=1)，在C脉冲的后沿触发器的输出为“0”态。1.将J-K触发器转换D触发器QQCKJSDRD1DQQCDSDRDDC

如图电路，将J、K端联在一起，称为T端。当T=0时，时钟脉冲作用后触发器的状态不变；当T=1时，触发器具有逻辑计数功能，即2.将J-K触发器转换T触发器QQCKJSDRDT

TTL产品的D触发器主要是维持阻塞型而不是主从型。这里不介绍维持阻塞型触发器，只指出其差异——在时钟脉冲的前沿如触发。3.将D触发器转换T触发器

如图(a)是单D触发器集成电路的外引线排列图，(b)图是前沿触发的D触发器的图形符号。(区别是在时钟脉冲C输入端不加小圆圈)RDSDCDQQ1234567141312111088地电源(a)QQCDSDRD(b)QQCD(c)

如将D触发器的D端与Q端相联(如图c)，就转换成为T触发器，它的逻辑功能是每来一个时钟脉冲，翻转一次，即，具有计数功能。21.2寄存器

寄存器用来暂存参与运算的数据和运算结果。一个触发器只能存放一位二进制数，要存放多位数就得用多个触发器。常用的有四位、八位、十六位寄存器。寄存器存放数码的方式有串行和并行两种：

并行方式：数码从各对应位输入端同时输入；

串行方式：数码从一个输入端逐位输入。从寄存器取出数码的方式也有串行和并行两种：

并行方式：被取出的数码各位在对应输出端同时出现；串行方式：被取出的数码各位在同一输出端逐位出现。只有寄存数码和清除原有数码的功能的寄存器。一、数码寄存器双拍数码寄存器取出指令寄存指令清零1111QSDRDQSDRDQSDRDQSDRD&&&&&&&&d0d1d2d3Q0Q1Q2Q3QQQQ寄存指令清零D△CQD△CQD△CQD△CQ3Q2Q1Q0Qd3d2d1d0RDQQQQ单拍数码寄存器结构：由4个D触发器构成的并入并出的数码寄存器。工作原理：4个D触发器同时动作。可随时存入数码(单拍)，可单独清零。二、移位寄存器不仅有存放数码的功能，还有移位的功能。

移位：每当来一个移位脉冲（时钟脉冲），触发器的状态便向左或右移一位。移位寄存器有左移、右移、双向和循环移位寄存器。寄存数码移位脉冲移位过程Q3Q2Q1Q00123400001000100010101010清零左移一位左移二位左移三位左移四位四位左移寄存器QQ一JK△C移位脉冲Q3Q2Q1Q0QQ一JK△CQQ一JK△CQQ一JK△C1清零D数码输入RD101022.3计数器

计数器是电子计算机和数字逻辑系统中的基本部件之一，它能累计输入的脉冲数目，以进行求和或作为判断的依据。计数器分类：

1、按计数数值变化分：加法计数器、减法计数器、可逆计数器；

2、按进制（计数器的模数）分：二进制、十进制、十六进制计数器等；

3、按计数器各触发器状态变化先后次序分：同步计数器、异步计数器。关于计数器的几点说明：1、所谓n进制，就是“逢n进1”。例如2进制，它只有0和1两个数码，每当本位是1，再加1时，本位便变为0，而向高位进位，使高位加1。0+1=1，1+1=10（壹零）

2、一个双稳态触发器可以表示一位二进制数：因为双稳态触发器有“1”和“0”两个状态。故要表示n位二进制数，就得用n个双稳态触发器。3、构成计数器时，采用不同的触发器有不同的逻辑电路；即使用同一种触发器也可得出不同的逻辑电路。

4、鉴于T和T/触发器的功能，构成计数器时，多采用这两种触发器，这样设计思路比较明晰。1、四位二进制加法计数器的状态表二进制数Q3Q2Q1Q0计数脉冲十进制数00000010001120010230011340100450101560110670111781000891001910101010111011111211001213110113141110141511111516000002、四位异步二进制加法计数器QQ一JK△CQQ一JK△CQQ一JK△CQQ一JK△C计数脉冲清零Q3Q2Q1Q0

如采用上升沿触发的J-K触发器，则把低位的Q端接至高位的脉冲信号输入端，作为进位信号。一四位异步二进制加法计数器（J、K端悬空，相当于“1”）一、二进制计数器工作波形图12345678910111213141516CQ0Q1Q2Q3（二分频）（四分频）（八分频）（十六分频）3、四位同步二进制加法计数器0101说明：J、K输入端自带与门QQ一JK△CQQ一JK△CQQ一JK△CQQ一JK△C计数脉冲清零Q3Q2Q1Q0四位同步二进制加法计数器RD000100100011010001100111100010011010101111001101111011110000对于主从型J-K触发器：翻转的条件是J=K=1。对于第四位触发器来说：只有当前三位均为“1”，即时才翻转，故同理，可以得出：特别说明：J=K便由J-K触发器转换成了T触发器！QQ一JK△CQQ一JK△CQQ一JK△CQQ一JK△C计数脉冲清零Q3Q2Q1Q0四位同步二进制加法计数器RD

如果由T触发器（附以门电路）构成同步n位加法计数器，则第i(1≤i≤n）位翻转的条件是：只有比第i位低的所有位的状态都为“1”时，第i位才翻转，即分析如图电路的逻辑功能，说明其用途。(设初态为“000”)“计数脉冲”QQ一JK△CQQ一JK△CQQ一JK△CQ2Q1Q0一“清零”CRD分析写出各触发器J、K的逻辑关系：例CQ2Q1Q0012345000010010110010000Q0在Q2为0时，每个计数脉冲都翻转；Q1在Q0由1变为0时，来计数脉冲就翻转；Q2在Q0和Q1都为1时，来计数脉冲则翻转；“计数脉冲”QQ一JK△CQQ一JK△CQQ一JK△CQ2Q1Q0一“清零”CRD1、什么是十进制十进制当然是“逢十进一”。但构成计数器的每一位触发器依然只有“0”、“1”两个状态，不会出现“2～9”这样的数字。

我们给高位（大于1）付以一定的权值，用某一高位的状态值乘以其相应的权值，便是该位所代表的十进制数。我们采用前面所说的“8421（八四二么）”码。例如：0101

代表

0×8+1×4+0×2+1×1=5二、十进制计数器分析：对于前面介绍的四位二进制计数器，当第十个计数脉冲到来时，第二位由“0”翻转为“1”，第四位保持不变；而对于十进制计数器则刚好相反。二进制数Q3Q2Q1Q0计数脉冲十进制数300113401004501015601106701117810008910019000000100011200102100000进位2、十进制同步加法计数器的状态表因此修改左图第二、四位的翻转条件即可。QQ一JK△CQQ一JK△CQQ一JK△CQQ一JK△C计数脉冲清零Q3Q2Q1Q0四位同步十进制加法计数器RDCJKQn+1↓00Qn↓010↓101↓11Qn因为Q1的第9个状态为0，而要保持这个“0”态不变，只要J1为“0”即可，所以第二位的翻转条件可以改为：Q3在前7个状态,只要J3=0,K3可为任意值；在第8个状态，只要J3=1,K3可为任意值；QQ一JK△CQQ一JK△CQQ一JK△CQQ一JK△C计数脉冲清零Q3Q2Q1Q0同步十进制加法计数器RDQQ一JK△CQQ一JK△CQQ一JK△CQQ一JK△C计数脉冲清零Q3Q2Q1Q0同步十进制加法计数器RD第9个状态，J3=K3=0即可；第10个状态，只要K3=1，J3可任意。要满足上面的条件，只须（充分条件）说明：从上面的分析可知，上图中由J-K触发器构成同步十进制加法计数器，已达最简程度。

这一结果是对照J-K触发器和计数器的状态表，逐条考虑得来的。这种作法虽不是设计电路的常规方法，但却是最后简化电路的一个步骤。

图示电路为异步计数器。

从C0输入计数脉冲，从Q0输出，为二进制计数器；

从C1输入计数脉冲，从Q0Q0Q0输出，为五进制计数器；

将C1与Q0相连，从C0输入计数脉冲，从Q