系统级芯片集成SoC

系统级芯片集成——SoC很大的不同种器件在同一个芯片上集成。为系统集成开拓了宽阔的工艺技术途。包括射频器件甚至MEMS等。通常系统级芯片起码应在单片上包括数字系统和模拟电子器件。的优势。另外电子系统的专用性对不同的应用，要求有专用的系统。因此进展SOC设计在将来的集成电路设计业中将有举足轻重的地位。本文在分析系统级芯片特点的根底上争论单片系统所必需的设计术以及工艺加工方法。—系统级芯片特点系统级芯片是在单片上实现全电子系统的集成，具有以下几个特点：1、规模大、构造简单。数百万门乃至上亿个元器件设计规模，而且电路构造还包括MPU、SRAM、短投放市场时间，要求设计起点比一般ASIC高，不能依靠根本规律、电路单元作为根底单元，而是承受被称为学问产权〔IP〕的更大的部件或模块。在验证方IP能进展有效的测试，必需进展可测性设计。2、速度高、时序关系严密。串扰等高频效应。3、系统级芯片多承受深亚微米工艺加工技术，在深亚微米时走线延迟和门扰现象，给设计验证带来困难。二、SOC设计技术1、设计再利用SOC，满足市场需求。设计再利用是建立在芯核〔CORE〕根底上的，它是将已阅历证的各种超级特定的功能模块直接调用。其次种是软核，是用硬件描述语言或C语言写成，用于功能仿真。第三种是固核firmcor，是在软核的根底上开发的，是一种可RTLRTL综合方法供给一些设计敏捷率可以提高2一3倍，因此，0.35微米工艺以前的设计再利用多用这种RTL软核综合方法实现。随着工艺技术的进展，深亚微米〔DSM〕使系统级芯片更大更简单。这种综合方法将遇到的问题，由于随着工艺向0．18微米或更小尺寸进展，需要准确RTL综合方法到达设计再利用的目的。建立在芯核根底上的系统级芯片设计，使设计方法从电路设计转向系统设计，设计重心将从今大的规律综合、门级布局布线、后模拟转向系统级模拟，软IPDSM下DSM芯核的性能更好并可遇测。2、低功耗设计耗。在系统设计方面，降低工作电压是一方面，但太低工作电压将影响系统性能。比较成熟的方法是承受空闲〔1d1e〕模式和低功耗模式，在没有什么任编程电源是挟取高性能低功耗的有效方法。补电路构造每个门输入端具有一对P、NM0S管，形成较大的容性负载，CMOS因此深亚微米的电路构造组态多项选择择低负载电容的电路构造组态，如开关规律DominoNP规律，使速度和功耗得到较好的优化。低功耗的规律设计，一个数百兆频率的工作的系统不行能处处都是几路工作速度的前题下，尽可能用低功耗的单元电路。P、NMOS管，在开关过程中，在瞬间存在两个器件同时通导，造成很大功耗，对可能避开这一问题消灭以降低功耗。3、可测性设计技术系统级芯片是将芯核和用户自己定义的规律〔UDL一起集成，芯核深埋在方法有以下几种：并行直接接入技术，它是将芯核的I／O端直接接至芯片的引出端，或者通过多路选择器实现芯核I／O端和芯片引出端公用。对芯片内箝入芯核比较可直接不利用独立芯核的测试方法测试片上箝入的芯核。串行扫描链接入法，本方法是在芯核四周设置扫描链，使芯核的全部I／O都能间接的不时〕围接通。通过扫描链，可以将测试图形传至测试点，也法的优点是节约引出端口。接入功能测试机构，这种方法是在芯核四周接入规律模块以产生或传贮器测试可用此方法，将自测试规律和存贮器芯核设计在一起。一个完整的系统级芯片测试应包括芯核内部测试，以保证每个芯核正确无DFT的测试线路连成一个统一的机构。可将各个芯核的接入路径和芯片总线相连，也的整体。4SOC的物理综合线问题。物理综合过程分为初始规划、RTL规划和门级规划三个阶段。RTL模块安置在芯片上，并完成I/O布局，电源线规划。依据电路时序分折和布线拥挤程度的分析，设计人员可RTL模块的时序约束，形成综合约束。RTL模块的更准确描述。并基于RTL模块的线负载模型和准确的各模块的综合约束。RTL级模块独立地进展综合优化，完成门级网表，最终RTL模块和整个芯片综合产生时钟树。还进展时序和线复较少。5、设计难技术CAD工具但假设用这些工具来验证系统级芯片设计需将它们安需要组合，并集成在同一环境中。SPICE衍生出耒，模拟。但要对整个数百万门规模的SOC进展模拟还是有困难的。另一方面深整性分析也必需通过晶体管级的模拟才能确定。而数字信号模拟只需规律模型解SOC设计中的验证问题。硬件/软件协同验证技术。什么加工工艺。各ASIC厂家的CMOS数字逻揖加工力量差异不大，但对于单例如SRAM要增加两次掩模，对闪速存贮器要增加5次掩模，对模拟电路至少要增加2－3次掩模用于金属一金属电容器，多晶一多晶电容器和多晶硅电阻制作，对十这些不同厂家差异很大。设计者必需依据特别模