2011年12月昆明 - 简易数字信号传输特性分析仪题目

2011年全国电赛E题解析华中科技大学电工电子科技创新中心王贞炎，loy.hust@2011年12月，云南昆明内容1一些概念2题目解析3典型方案4题目和测评中的问题1一些概念

——内容1.1眼图1.2数字信号的带宽1.3m序列，伪随机序列1.4白噪声的特点1一些概念

——1.1眼图眼图在示波器上，以数字信号的同步信号作触发，数字信号被重复采样，叠加显示在屏幕上。因形似“眼睛”，而成为眼图。眼图的一些重要特征被用来描述数字信号的传输性能。1.一些概念

——1.2数字信号的带宽理想的二进制数字信号是理想的矩形波。上升（下降）时间无穷小带宽无穷大实际传输数字信号需要的带宽，根据电平上升（下降）至90%（10%）的时间tr定义：0.35/tr，根据单极点低通特性定义；0.5/tr，根据多种情况下等效噪声带宽折中；当tr接近码元周期时，0.5/tr等于码率的一半，这是一个通常的参考值。1.一些概念

——1.3m序列最长线性反馈移位寄存器序列当线性反馈移位寄存器（LFSR）的特征多项式为本原多项式时，方可产生周期为2n-1的二进制序列，即m序列。一定位数的m多项式的数量是有限的。m序列具有尖锐的自相关特性和平坦的功率谱密度，可近似为白噪声。1一些概念

——1.4白噪声的特点白噪声的频谱功率谱密度分布均匀，功率谱平坦；白噪声的功率（有效值的平方）与其带宽成正比；限制其带宽可降低其有效值；白噪声的瞬时值符合高斯分布，以有效值为标准差。m序列的频谱在远低于序列循环频率的地方，与白噪声近似。1一些概念

——1.4白噪声的特点滤波器下的噪声等效噪声带宽，如果一个实际滤波器对噪声功率的影响等效于一个带宽为fb的理想滤波器对噪声功率的影响，fb称为滤波器的等效噪声带宽。实际低通滤波器的等效噪声带宽与其截止频率是不同的，但它们有一定的关系，计算滤波器对噪声功率的衰减需要依据其等效噪声带宽。阶数过渡带滚降dB/Dec等效噪声带宽1-201.57fc2-401.22fc3-601.15fc4-801.13fc面积相同2题目解析

——内容2.1基本部分要求数字信号发生器低通滤波器伪随机信号发生器眼图显示2.2发挥部分要求曼彻斯特编码提取同步信号（时钟）增大噪声幅度2.3整体框图2题目解析

——2.1基本部分要求数字信号发生器m序列，本原多项式：f1(x)=1+x2+x3+x4+x8可由CPLD/FPGA数字逻辑实现；也可由单片机用C语言实现（性能？）。LFSR结构if(lfsr&1)lfsr=(lfsr>>1)^(0x11D>>1);elselfsr=(lfsr>>1);lfsr=(lfsr>>1)^

(-(lfsr&1)&(0x11D>>1));2题目解析

——2.1基本部分要求数字信号发生器码率10~100kpbs，10kpbs步进，误差不大于1%采用性能较好的单片机，如Cortex-M3，用定时器做10us、11.1us、12.5us、14.3us……的定时中断，在中断服务函数里做移位、异或运算，可以实现题目要求，但性能稍显勉强。后文有伪随机噪声10Mbps的码率要求，故均采用CPLD/FPGA比较合适。允许的码元周期的最大误差：1/100k–1/101k=99ns，1/99ns=10.1MHz，因此CPLD/FPGA的工作时钟大于10.1MHz即可保证1%的码率误差。2题目解析

——2.1基本部分要求数字信号发生器输出电平为TTL电平TTL电平要求，输出高电平2.4~5V，输出低电平0~0.4V。目前大部分主流的单片机、CPLD、FPGA的IO电平为3.3V-LVCMOS，或3.3V-LVTTL，其输出特性是可以满足TTL电平输出要求的。但如果信号发生器的输出电平越高，对后面发挥部分恢复时钟越有利，所以最好将输出高电平调整为5V。2题目解析

——2.1基本部分要求低通滤波器带外衰减不小于40dB/Dec至少采用2阶及以上的滤波器，因实际滤波器可能不够精准，为求稳妥，最好采用3阶滤波器（60dB/Dec）。可采用3阶无源滤波器，电路简单，但需匹配输入、输出阻抗，误差也不易做小；采用运放做有源滤波器，1~2个运放完成；采用通用滤波器芯片。2题目解析

——2.1基本部分要求低通滤波器截止频率100kHz、200kHz、500kHz，误差不大于10%在100kbps的码率下，数百kHz的截止频率已比较接近传输带宽要求，用于模拟非理想信道的传输特性。10%的误差要求并不算高，但如果采用运放做有源滤波器，应考虑运放的非理想特性，设计电路后，可采用具体的仿真模型仿真整个电路，修调R、C值，以达到要求。通带增益0.2~4.0可调滤波与4倍增益可同时完成，然后通过电位器分压；也可电位器分压后在经过4倍同相放大。2题目解析

——2.1基本部分要求伪随机信号发生器与数字信号发生器相似本原多项式f2(x)=1+x+x4+x5+x12码率10Mbps必须采用CPLD或FPGA；10Mbps的码率下，该伪噪声的功率谱密度在数百kHz处已非常平坦，完全可当做噪声处理。输出峰峰值100mV，误差不大于10%CPLD/FPGA输出后通过电位器分压并调整准确，但最好后面做电压跟随（运放）。lfsr=(lfsr>>1)^

(-(lfsr&1)&(0x1033>>1));2题目解析

——2.1基本部分要求眼图显示显示可采用示波器的YT模式，外部触发测试眼幅度题目中对眼幅度的测试没有提出任何具体要求，让人难以捉摸，甚至有部分参赛队认为不是需要在作品中做自动测量，只是需要在示波器，或在自制显示器上使用光标进行手动测量。如果要做自动测量，模拟方案可能比较复杂，因为需要避开跳沿附近测特定时间的峰值/谷值；用数字方案较合适，一般可交流耦合后，用高速AD（或短采样时间的AD）采集码元中央附近的多个瞬时电压，然后找到最小正值和最大负值做差。2题目解析

——2.2发挥部分要求曼彻斯特编码码率增倍（“1”→“10”、“0”→“01”）；无直流成分，包含位同步信息（为后面恢复时钟的要求做铺垫）；可由原码（NRZ码）与时钟异或得到，在实现时应注意竞争冒险，采取同步方式。2题目解析

——2.2发挥部分要求提取同步信号（恢复时钟）本题的编码信号（数字基带）的码率是不确定的（11种可能值），为恢复时钟增加难度。恢复时钟的方法有滤波法、锁相环法、直接测周/测频法。滤波法：将基带信号进行波形变换后使用窄带滤波器提取其中的时钟频率成分，但本题基带码率不确定，不宜采用；如果穷举11种码率需要11个窄带滤波器，太复杂。2题目解析

——2.2发挥部分要求提取同步信号（恢复时钟）锁相环采用异或门鉴相器的锁相环，锁定范围有限（±90°相差，两倍频以内），对于本题不太实用，采用11种不同的初始频率去穷举或许可以，没有实验。典型的加减脉冲锁相环，本振频率为工作时钟/H/N，锁定状态为恒定相差90°当输入信号相位超前时，异或门输出较多高电平，在可逆计数器中累积加计数，直至产生进位信号，控制加脉冲，导致输出同步信号频率增加。2题目解析

——2.2发挥部分要求提取同步信号（恢复时钟）锁相环采用双触发器鉴频，锁定范围大编码输入相位超前时，环路滤波计数器加计数，数控振荡器计数步进（相角步进）增加，输出频率增加。NCO初始化频率取决于环路滤波计数器的初始值。曼彻斯特编码的“频率”？NRZ中的“0”→曼码码元中央的上跳沿NRZ中的“11”→曼码码元边缘的上跳沿“0”的出现概率：50%“11”的出现概率：25%曼码的频率=码率×75%要还原同步信号，需要做4/3倍频2题目解析

——2.2发挥部分要求提取同步信号（恢复时钟）直接测周并同步检测一小段时间内曼码的最大/最小跳沿间隔（码元周期/周期的一半），让计数器以此为模循环计数，并在合适地跳沿出现时清零。直接测频并同步在一小段时间内计曼码的跳沿个数，根据4/3的关系确定码率，确定码元周期，让计数器以此循环周期计数，并由曼码的跳沿清零。2题目解析

——2.2发挥部分要求增大噪声幅度CPLD/FPGA输出后变换为5V，再用电位器分压，输出需要电压跟随。尽量低的信噪比下恢复时钟噪声增大使得电路对曼码的识别（比较整形）变得困难。滤波限制噪声功率根据噪声的特点，在对曼码比较整形之前，可以对被噪声干扰的信号进行滤波，滤除有效频带外的噪声，降低噪声能量（有效值）。使用滤波器衰减噪声，10Mbps的m序列的能量谱密度呈sinc2函数：2题目解析

——2.2发挥部分要求尽量低的信噪比下恢复时钟滤波限制噪声功率100kbps的数据经曼彻斯特编码后，数据率为200kbps，可取最小传输带宽100kHz；如果使用100kHz低通滤波器对受干扰的信号进行滤波，假定滤波器为二阶（等效噪声带宽为截止频率的1.22倍），此时可算得噪声功率减小为原来的0.027倍；噪声有效值被滤到原值的约0.16倍，可有效提高曼码识别的准确性。2题目解析

——2.3整体框图题目中的图2题目解析

——2.3整体框图整体设计两个序列产生、曼彻斯特编码、同步信号提取均采用FPGA实现，配合适当的按键显示控制码率。TTL电平变换可采用74HCT244等芯片、增益控制均由电位器完成。预留测试点！3

典型方案

——内容3.1m序列的产生数据率控制LFSRTTL电平和幅度控制3.2曼彻斯特编码编码的实现同步问题3.3滤波器运放方案专用芯片方案增益级和增益控制3.4同步信号提取锁相环方案测周方案其它方案与思路3.5眼幅度测量3

典型方案

——3.1m序列的产生数据率控制在FPGA中，应该使用同步逻辑，工作频率的控制不应采用“时钟分频”，而应使用“时钟使能”，并尽量让所有模块使用同一个时钟。为了产生10kHz，20kHz……100kHz的使能信号，可采用一个模可设置的计数器对时钟计数，进位输出即为使能。3

典型方案

——3.1m序列的产生数据率控制Verilog描述如果时钟50MHz，计数产生10kHz使能需要ceil(log2(50M/10k))=13位。其中en1和en2恰好错开180°相位，其“或”为两倍频使能，用于后续产生曼码。moduledatarate_ctrl(inputclk,input[12:0]div,outputen1,outputen2);reg[12:0]cnt;always@(posedgeclk)beginif(cnt<div-1'b1)cnt<=cnt+1'b1;elsecnt<=1'b0;endassignen1=(cnt==(div-1'b1));assignen2=

(cnt==((div>>1)-1'b1));endmodule使能频率(Hz)计数模(Hex)实际频率(Hz)误差10k138810000.00.00%20k9C420000.00.00%30k68329994.0-0.02%40k4E240000.00.00%50k3E850000.00.00%60k34160024.00.04%70k2CA70028.00.04%80k27180000.00.00%90k22C89928.1-0.08%100k1F4100000.00.00%3

典型方案

——3.1m序列的产生LFSRVerilog描述对位宽和多项式参数化，数据和伪噪声用同一模块。modulelfsr#(parameterW=8,parameterPOLY=9'h11D)(inputclk,inputarst,inputen,outputout);reg[W-1:0]sreg;assignout=sreg[0];always@(posedgeclkorposedgearst)beginif(arst)sreg<=1'b1;elsebeginif(en)beginif(out)sreg<=(sreg>>1)^(POLY>>1);elsesreg<=sreg>>1;endendendendmodulelfsr#(8,9'h11D)data_lfsr(clk,arst,en1,data_seq);lfsr#(12,13'h1033)

data_lfsr(clk,arst,en1,noise_seq);3

典型方案

——3.1m序列的产生TTL电平和幅度控制根据前面所述，希望TTL输出高电平接近上限5V，可采用5V供电的74HCT244作缓冲输出，其输入高电平仅要求2V以上，可接受FPGA的输出，而输出可以很接近电源轨。74HCT244输出后经过电位器控制衰减后在经过运放电压跟随。3

典型方案

——3.2曼彻斯特编码编码的实现VerilogHDL描述其中“ck”模拟原码的同步时钟moduleman_coder(inputclk,inputen1,inputen2,

inputin,outputregout);regck;

always@(posedgeclk)beginif(en1)ck<=1'b0;

elseif(en2)ck<=1'b1;

end

always@(posedgeclk)begin

out<=in^ck;

endendmodule3

典型方案

——3.2曼彻斯特编码同步问题有参赛队没有使用“使能”做码率控制，而采用时钟分频方式使用分频之后的时钟驱动曼码生成，使用原码的时钟与原码相异或，而原码的时钟和原码的跳沿不可能严格对齐，因而出现竞争冒险；为了避免出现竞争冒险的毛刺，可使用“clk_2x”（两倍时钟，曼码的同步时钟）将输出再同步一次，而且这个clk_2x时钟的相位要求严格；但这样造成了曼码输出延迟了一个或半个周期（取决于两倍时钟的相位），原则上这没有问题，但在测试时会对专家们识别比对造成麻烦。moduleman_coder(inputclk,inputin,

outputout);assingout=in^clk;endmodulemoduleman_coder(inputclk,inputclk_2x,inputin,

outputregout);always@(posedgeclk_2x)

out<=in^clk;endmodule3

典型方案

——3.3滤波器运放方案可采用FilterSolution，TI-TINA等软件设计滤波器；运放可采用TL081(082,084)等常见运放芯片，其带宽增益积3MHz，满足这里的滤波器要求。最大增益时输出信号电压0V~20V，因一般运放最大供电电压约30V，可采用同相滤波放大配合不对称电源供电(25V,-5V)；如果要在滤波同时做放大，不宜做反相放大，否则电源供电难于处理。3

典型方案

——3.3滤波器运放方案100kHz滤波器增益12.04dB，-3dB截止频率约97.6kHz，增益峰12.3dB。用TL082模型仿真得到的RC参数与用理想运放模型得到的RC参数有一定出入。实际制作时还需根据测试结果进行微调。3

典型方案

——3.3滤波器运放方案200kHz滤波器增益12.04dB，-3dB截止频率约194.4kHz，增益峰12.1dB。用TL082模型仿真得到的RC参数与用理想运放模型得到的RC参数有一定出入。实际制作时还需根据测试结果进行微调。3

典型方案

——3.3滤波器运放方案500kHz滤波器增益12.04dB，-3dB截止频率约507.4kHz，增益峰12.4dB。在500kHz时，用TL082模型仿真得到的RC参数与用理想运放模型得到的RC参数出入很大。实际制作时还需要根据测试结果进行微调。3

典型方案

——3.3滤波器专用芯片方案例如LT1562-2和LT1568外部仅需使用电阻配置截止频率；LT1562-2，四个2阶单元，可配置为两个4阶滤波器，20kHz~300kHz；LT1568，两个2阶单元，可配置为一个4阶滤波器，200kHz~5MHz；但是它们的供电电压最大为双5V，不能提供增益，若用于此题，必须另外在后级做4倍增益。3

典型方案

——3.3滤波器增益控制如果滤波器上做了4倍增益，后级可用电位器衰减和电压跟随。如果滤波器未做4倍增益，后级可用电位器衰减和4倍同相放大。3

典型方案

——3.4同步信号提取数字锁相环方案采用寄存器鉴频鉴相器的数字锁相环方案经过仿真验证证明可行，但在我校参赛队中无人采用。在数字锁相环方案中，鉴频鉴相器输入和同步信号输出均为使能脉冲形式，即为单周期高电平。因原码码率=4/3×曼码“频率”，为得到曼码的同步脉冲，应将曼码“频率”作“8/3”倍频。3

典型方案

——3.4同步信号提取数字锁相环方案鉴频鉴相部分的Verilog描述其中in_pulse由曼码的上跳沿转换而来moduledual_ff_pfd(inputclk,inputin_pulse,inputref_pulse,

outputregfaster,outputregslower);

always@(posedgeclk)begin

if(in_pulse&ref_pulse)begin

faster<=1'b0;

slower<=1'b0;end

elseif(in_pulse&slower|ref_pulse&faster)begin

faster<=1'b0;

slower<=1'b0;end

elseif(in_pulse)begin

faster<=1'b1;

slower<=1'b0;end

elseif(ref_pulse)begin

faster<=1'b0;

slower<=1'b1;endendendmodule3

典型方案

——3.4同步信号提取数字锁相环方案环路滤波计数器部分的Verilog描述其输出为将送给NCO的频率控制字，与输出脉冲频率成正比。参数ACC为计数器的步进值，控制环路滤波的时间常数，在ACC=4的时候，整个PLL从输出脉冲频率0到跟踪到200kbps的曼码码率，大约需要200ms。moduleloop_filter#(parameterACC=1)(inputclk,inputfaster,inputslower,outputreg[31:0]out);initialbegin

out<=32'd0;

end

always@(posedgeclk)begin

if(faster&~slower)

out<=out+ACC;

elseif(~faster&slower)

out<=out-ACC;endendmodule3

典型方案

——3.4同步信号提取数字锁相环方案NCO部分的Verilog描述类似于DDS相位累加的方式，32位计数器循环累加，过零时输出脉冲。累加的步进值决定了输出频率，fout=50MHz*步进/232。moduledigi_vco(inputclk,

input[31:0]vin,

outputpulse);

reg[31:0]cnt;initialbegin

cnt<=1'b0;

end

always@(posedgeclk)begin

cnt<=cnt+vin;

end

assignpulse=(cnt>cnt+vin);endmodule3

典型方案

——3.4同步信号提取数字锁相环方案分频器的Verilog描述对使能脉冲的频率进行分频modulepulse_freq_div#(parameterDIV=4)(inputclk,inputin_pulse,

outputout_pulse);

reg[7:0]cnt;initialbegin

cnt<=1'b0;

end

always@(posedgeclk)begin

if(in_pulse)begin

if(cnt<DIV-1'b1)

cnt<=cnt+1'b1;else

cnt<=1'b0;

endend

assignout_pulse=(cnt==1'b0)&in_pulse;endmodule3

典型方案

——3.4同步信号提取数字锁相环方案整体moduledigital_pll#(parameterMUL=8,parameterDIV=3,parameterACC=1)(inputclk,inputin_pulse,outputout_pulse,output[31:0]vco_vctrl);

wirevco_out_pulse;

wirepfd_ref_pulse;pulse_freq_div#(.DIV(MUL))inst_vco_out_div

(.clk(clk),.in_pulse(vco_out_pulse),.out_pulse(pfd_ref_pulse));

pulse_freq_div#(.DIV(DIV))inst_output_div(.clk(clk),.in_pulse(vco_out_pulse),.out_pulse(out_pulse));wirefaster,slower;

dual_ff_pfdinst_pfd(.clk(clk),.in_pulse(in_pulse),.ref_pulse(pfd_ref_pulse),.faster(faster),.slower(slower));

loop_filter#(.ACC(ACC))inst_loop_fiter(.clk(clk),.faster(faster),.slower(slower),.out(vco_vctrl));digi_vcoinst_vco(.clk(clk),.vin(vco_vctrl),.pulse(vco_out_pulse));endmodule3

典型方案

——3.4同步信号提取数字锁相环方案相位问题虽然曼码的“频率”在长期是稳定的，但是在一两个码元周期内上跳沿的相位变化非常大，导致恢复的时钟输出也有一定的相位抖动。为了解决这个问题，改进的方案使用另外一个NCO产生同步脉冲，该NCO与原PLL中的NCO的步进控制字一致，模为3倍（对应于原NCO的三分频输出），但在每个码元的合适上跳沿（与自己的计数相位差不大时，即计数值在0附近时），相位清零。而实际输出的同步脉冲，在计数中值输出，使得输出位于码元中央。moduledigi_vco_srst(inputclk,inputsrst,input[31:0]vin,outputpulse);

reg[33:0]cnt,last_cnt;initialbegincnt<=1‘b0;endalways@(posedgeclk)beginlast_cnt<=cnt;

if(srst)cnt<=1'b0;elsebegin

if(cnt+vin<34'h3_0000_0000)cnt<=cnt+vin;elsecnt<=cnt+vin-34'h3_0000_0000;endend

assignpulse=(last_cnt[33:31]<=3'b010&&cnt[33:31]>=3'b011);endmodule3

典型方案

——3.4同步信号提取数字锁相环方案整体仿真结果0~150ms3

典型方案

——3.4同步信号提取数字锁相环方案整体仿真结果250ms处的细节3

典型方案

——3.4同步信号提取测周方案直接短时测周/测频方案是我校参赛队中采用最广泛的方案，三支全国一等奖参赛队均采用直接测周或测频的方案方案思路简单，代码简单3

典型方案

——3.4同步信号提取测周方案测周模块测周模块用于测量（计数）短时（如100ms）内曼码的两个间隔最大的相邻跳沿（上或下）间的时间，这个时间即为曼码码元周期的两倍。modulemax_period_mea(inputclk,inputcode_edge,outputreg[15:0]period);

reg[15:0]cnt,p_temp;reg[23:0]cnt_for_100ms;

initialbegincnt<=1'b0;p_temp<=1'b0;

cnt_for_100ms<=1'b0;period<=1'b0;end

wireen_100ms=(cnt_for_100ms==1'b0);

always@(posedgeclk)begin

if(cnt_for_100ms<24'd4999999)

cnt_for_100ms<=cnt_for_100ms+1'b1;elsecnt_for_100ms<=1'b0;end

always@(posedgeclk)begin

if(code_edge)cnt<=1'b0;elsecnt<=cnt+1'b1;end

always@(posedgeclk)begin

if(en_100ms)begin

p_temp<=1'b0;period<=p_temp;end

elseif(code_edge)begin

if(cnt>p_temp)p_temp<=cnt;endendendmodule3

典型方案

——3.4同步信号提取测周方案同步脉冲生成以测周模块测得的周期为模计数在曼码的适当跳沿（即计数值在0附近）清零moduleman_clk_rec_easy(inputclk,inputman_code,outputman_sync);

reg[1:0]man_code_dly;

wireman_code_edge=^man_code_dly;

always@(posedgeclk)begin

man_code_dly={man_code_dly[0],man_code};end

wire[15:0]prd;

max_period_meainst_p_mea(.clk(clk),.code_edge(man_code_edge),.period(prd));

reg[15:0]cnt;

always@(posedgeclk)begin

if(man_code_edge)begin

if(cnt>(prd-(prd>>2))&&cnt<(prd>>2))cnt<=1'b0;end

elsebegin

if(cnt<prd-1'b1)cnt<=cnt+1'b1;

elsecnt<=1'b0;endend

assignman_sync=(cnt==(prd-(prd>>2))||cnt==(prd>>2));endmodule3

典型方