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文档简介

可编程逻辑器件实现三－八译码器1.3基于乘积项的CPLD结构MAX7000可分为五块结构：逻辑阵列块，宏单元（Marocell)，扩展乘积项，可编程连线阵列（PIA)和I/O控制块(2)

宏单元的具体结构MAX7000系列PRNCLRNENA逻辑阵列全局清零共享逻辑扩展项清零时钟清零选择寄存器旁路并行扩展项通往I/O模块通往PIA乘积项选择矩阵来自I/O引脚全局时钟QDEN来自PIA的36个信号快速输入选择2乘积项结构CPLD的逻辑实现原理

out=(A+B)*C*(D’)=A*C*D’+B*C*D’CPLD将以下面的方式来实现

D触发器的实现比较简单，直接利用宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。硬件描述语言VHDLlibraryIEEE;useIEEE.std_logic_1164.all;entityexp2hdlisport(K:inSTD_LOGIC_VECTOR(3downto1));;POUT:outSTD_LOGIC_VECTOR(8downto1));endexp2hdl;architectureexp2hdl_archofexp2hdlisSIGNALK:STD_LOGIC_VECTOR(3downto1);beginPROCESS(K)beginCASEKISWHEN"000"=> POUT<="00000001";WHEN"001"=> POUT<="00000010";WHEN"010"=> POUT<="00000100";WHEN"011"=> POUT<="00001000";WHEN"100"=> POUT<="00010000";WHEN"101"=> POUT<="00100000";WHEN"110"=> POUT<="01000000";WHENothers=>POUT<="1

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