CMOS逻辑电路的高级技术2

第六章：CMOS逻辑门电路的高级技术刘威wliu@Review:StaticComplementaryCMOSVDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDNPUNandPDNareduallogicnetworks……静态互补

CMOS–除开关时间以外,没有VDD到GND的直接低阻通道噪声容限高逻辑摆幅大VOHandVOLareatVDDandGND,respectively低输出阻抗,高输入阻抗没有VDDandGND直接通道(无静态功耗)延迟时间是和负载电容和晶体管电阻相关上升和下降时间相差不大(合理设计)动态

CMOS–通过将电荷存储在高阻结点来完成逻辑功能非常简单,速度更快高级逻辑门技术（与静态互补CMOS逻辑相比）除了使用静态互补逻辑门，在集成电路中大量使用其他结构的逻辑门，来对速度面积等性能进行优化。逻辑门实现2－－

1。互补CMOS逻辑

2。传输管逻辑

3。动态CMOS逻辑逻辑门实现2－－

1。互补CMOS逻辑

2。传输管逻辑

3。动态CMOS逻辑串连/并联工作NMOS晶体管输入驱动栅和源/漏。当输入为高电平时，NMOS开关关闭。Remember-NMOS晶体管强0弱1ABXYX=YifAandBXYABX=YifAorB串连/并联工作PMOS晶体管输入驱动栅和源/漏。当输入为低电平时，PMOS开关关闭。Remember-PMOS晶体管通过强1，弱0。ABXYX=YifAandB=A+BXYABX=YifAorB=ABPassTransistor(PT)Logic（传输管逻辑）ABFB0互补CMOS逻辑需要2N个晶体管，传输管只需要N个

无静态功耗

无比器件双向工作A0BBFPassTransistor(PT)Logic（传输管逻辑）ABFB0A0BB=ABF=AB互补CMOS逻辑需要6个晶体管实现与逻辑，占用芯片面积是传输管与逻辑的6倍，传输管只需要2个晶体管。

无静态功耗

无比器件双向工作DifferentialPTLogic(CPL)（差分传输管逻辑）ABABPTNetworkFABABInversePTNetworkFFFF=ABAABF=ABBBBAND/NANDAABF=A+BBF=A+BBBOR/NORAAF=ABF=ABBBXOR/XNORAACPLFullAdderAABBCinCin!SumSumCout!CoutAABBBBCinCinCinCinCPLFullAdderAABBCinCin!SumSumCout!CoutAABBBBCinCinCinCinXOR/XNORXOR/XNORAND/NANDAND/NANDOR/NORSum=AB

CinCout=AB+(AB)Cin传输管逻辑缺陷：逻辑摆幅不够

VTCofPTANDGateA0BBF=AB0.5/0.250.5/0.250.5/0.251.5/0.25B=VDD,A=0VDDA=VDD,B=0VDDA=B=0VDDVout,VVin,V单纯的传输管逻辑是不能使信号再生的-在经过许多连续的传输管级后可以看到信号逐渐减弱(在信号路径中插入一个反相器可以使性能改进)传输管逻辑特点差分逻辑总是存在互补的输入和输出(

所以不需要额外的反相器)静态门,输出结点总是通过一个低阻路径连接到VDDorGND。设计具有模块化的特点;所有的门都采用完全相同的拓扑结构，只是输入的排列不同而已.简单的XOR逻辑结构使其在加法器中得到广泛应用速度快(假设串联的晶体管数量较少)互补信号需要额外的布线开销逻辑摆幅不够存在静态功耗的问题逻辑门不能直接串联传输管逻辑后要紧跟一个反相器调整电平存在的缺陷问题1：电压摆幅不够体效应

–上拉时在x点产生大源区电压VSB(B固定在GND而S充电到VDD)所以逻辑摆幅比较小Vx=VDD-(VTn0+((|2f|+Vx)-|2f|))In=0VDDVDDxOut0.5/0.250.5/0.251.5/0.25Time,nsVoltage,VInOutx=1.8VDS

B问题2：静态功耗Vx

不能上拉到VDD,而是VDD–VTnIn=VDDA=VDDVx=VDD-VTnM1M2

BSDVX下降产生静态功耗(M2

栅电压为VDD–VTn,M2可能处在饱和状态，从而存在fromVDDtoGND的短路通道)VGS由于传输管的输出电压会有Vtn的电压下降，一般采用反相器在逻辑之间进行隔离。静态功耗就在这个反相器上产生。问题3：不能直接串联B=VDDOutM1yM2Swingony=VDD-VTn1-VTn2xM1B=VDDOutyM2Swingony=VDD-VTn1C=VDDA=VDDC=VDDA=VDD传输管链接方式不能将一个传输管的输出链接到另一个传输管的栅极输入上右边的逻辑能正常工作，但是也存在着静态功耗，从而减小了噪声容限。x=VDD-VTn1GSGS如何解决传输管的缺陷问题传输门的缺陷根源来自于输出高电平达不到VDD，可以使用如下方法进行改进。1：电平恢复2：零Vth传输管3：使用传输门方案解决方案1:电平恢复如果要正确工作，Mr

尺寸必须要设计好(有比逻辑)这是我们第一次接触到有比逻辑，后面还要多次使用这种方法。有比逻辑在优化单元电路性能时大量用到。LevelRestorerM1M2A=0MnMrxBOut=1off=0A=1Out=0on1X点不是在VDD就是在GND(由于电平恢复)无静态功耗在电平恢复器和传输管中没有静态电流路径存在，因为恢复器只有在A为高电平时才有效瞬态电平恢复电路的响应曲线Voltage,VTime,psW/Lr=1.75/0.25W/Lr=1.50/0.25W/Lr=1.25/0.25W/Lr=1.0/0.25W/Ln=0.50/0.25W/L2=1.50/0.25W/L1=0.50/0.25nodexnevergoesbelowVMofinvertersooutputneverswitches恢复器对功耗和速度都有影响:增加x点电容,逻辑门速度减慢;增加tr(但是降低tf)PSPICE模拟电平恢复功能电平恢复电路在集成电路中有着广泛的应用。其能以最小的代价对单元电路性能进行优化。但是使用电平恢复电路必须要进行仔细的设计。这种电路是一种有比电路，也就是说电路中MOS管的尺寸必须按比例变化。作业：实现课堂演示所完成的功能解决方案2:多阈值（VT

）晶体管Technologysolution:使用零VTNMOS传输管器件来消除大部分阈值损失。同时要注意，器件的体效应仍然会阻止全摆幅达到VDD)采用零阈值晶体管对功耗有负面影响，这是由于(evenifVGSisbelowVT)，也依然会有亚阈值电流流过传输管，而亚阈值电流大小随阈值电压减小指数增加。OutIn2=0VIn1=2.5VA

=2.5VB

=0VlowVTtransistorssneakpathonoffbutleaking解决方案3:传输门逻辑(TGs)栅信号控制的全摆幅双向逻辑门。A=BifC=1ABCCABCCBC=VDDC=GNDA=VDDBC=VDDC=GNDA=GND解决方案3:传输门逻辑(TGs)ABCCABCCBC=VDDC=GNDA=VDDBC=VDDC=GNDA=GND栅信号控制的全摆幅双向逻辑门。A=BifC=1传输门等效电阻Vout,VResistance,kRpRn2.5V0V2.5VVoutRpRnReqW/Ln=0.50/0.25W/Lp=0.50/0.25TG多路开关GNDVDDIn1In2SSSSSSSIn2In1FFF=!(In1S+In2

S)传输门逻辑避免了传输管逻辑导致的静态功耗，但是其占用的晶体管数量是原来的两倍。可以通过巧妙的设计来减少晶体管使用数量。传输门XORBAAB！B！BBA传输门XOR变形BAAB1offoffaninverterB!A0ononA!B传输门全加器SumCoutABCinXORXORMUX=AB

CinCout=(A

S+Cin

S)其中S=AB总结以上几种传输管电路各有有缺点，在实际的应用中可以根据要求选择不同的实现方式。逻辑门实现3－－

1。互补CMOS逻辑

2。传输管逻辑

3。动态CMOS逻辑动态门原理In1In2PDNIn3MeMpCLKCLKOutCLOutCLKCLKABCMpMe两相工作

预充电

(CLK=0)

求值

(CLK=1)动态门原理In1In2PDNIn3MeMpCLKCLKOutCLOutCLKCLKABCMpMeonoff1offon!((A&B)|C)两相工作

预充电

(CLK=0)预充电期间，输出无意义

求值

(CLK=1)输出情形一旦传输门的输出被放电，其在下一个预充电过程来临之前无法再充电。在求值阶段，输入状态最多只能有一个翻转.输出在求值和求值后可能处在高输出阻抗状态，门状态储存在CL动态门特性1逻辑功能由NMOS下拉网络实现所需晶体管数目N+2(互补CMOS逻辑需要2N个)。只使用一个PMOS(PMOS占用更多面积)所以比静态CMOS相比有更小的面积。最大逻辑摆幅(VOL=GNDandVOH=VDD)无比逻辑门–器件尺寸不影响逻辑功能（但是对性能有影响）开关速度快减少晶体管的数目，从而减小输入电容(Cint)，从而减小了逻辑努力减少了扇出电容

(Cext)，从而减小了负载电容。无短路电流Isc,所有的电流通过下拉网络对CL放电由于预充值,tpLH=0；但是存在放电延迟时间tpHL动态门特性2功耗降低因素只有动态功耗–无短路电流更低的负载电容CL-包括Cint(因为更少的漏级连接到输出端)and输出电容Cext(每个输出门只包括一个门，而互补逻辑需要两个门)每个工作周期最多有一次翻转，所以没有毛刺产生的动态功耗。功耗提高因素翻转概率更高时钟引起的额外电容一旦输入信号超过VTn

，晶体管开始放电,所以把门的开关阈值VM,VIHandVIL

都设为VTn是合理的。噪声容限较低(NML)需要预充值时钟四输入NAND动态逻辑性能CLKCLKIn1In2In3In4OutIn&CLKOutTime,nsVoltage#TrnsVOHVOLVMNMHNMLtpHLtpLHtpre62.5V0VVTn2.5-VTnVTn110ps0ns83psEvaluatePrecharge动态门的参数与时间有关输出电压的下降数量与输入电压以及允许的求值时间密切相关.如果求值时间很短，那么噪声电压必须很大才会破坏信号，也就是说，翻转电压VM与工作频率相关。.VGCLKVout

(VG=0.55)Vout

(VG=0.5)Vout

(VG=0.45)动态门的功耗In1In2PDNIn3MeMpCLKCLKOutCL只在Out=0时消耗功耗动态逻辑在功耗方面的优势：1，其实际电容较小，因为动态逻辑使用 较少晶体管2，动态逻辑门每个时钟周期最多翻转一次 无毛刺发生。3，动态逻辑门不存在短路功耗，因为求值 时上拉路径不导通。动态功耗与信号概率相关ABOut001010100110动态2-输入NOR门假设输入信号概率PA=1=1/2PB=1=1/2翻转概率为P01=Pout=0xPout=1

=3/4x1=3/4动态门有更高的开关活动因子!P01=Pout=0动态门的实际设计动态门由于节省芯片面积，速度快，功耗低，便于结合时钟控制等诸多优点，在现代集成电路中得到了广泛的应用。但是由于其输出阻抗非常大，所以容易被外界环境影响。在实际的设计工作中，我们要对以下四种情况进行小心的设计。1：电荷泄漏2：电荷分享3：电容耦合4：回栅耦合动态门设计考虑因素1:电荷泄漏CLCLKCLKOutA=0MpMe最小的时钟速率为几kHzLeakagesourcesCLKVOutPrechargeEvaluate1234电荷泄漏影响输出电压稳定在一个中间电压值，其大小由上拉网络和下拉网络的漏电电阻决定。一旦输出电压降到低于扇出逻辑门的开关阈值，这个输出就被认为是一个低电压。.CLKOut电荷泄漏解决方案CLCLKCLKMeMpAB!OutMkp类似于传输门逻辑的电平恢复Keeper利用上拉路径进行电流补偿.双反相器结构，需要要有比设计作业这是电平恢复的第二次使用。

请利用HSPICE模拟上面使用电平恢复PMOS的动态逻辑门。对电平恢复PMOS的尺寸进行仔细的设计，避免出现逻辑错误。动态门设计考虑因素2:电荷分享CLCLKCLKCaCbB=0AOutMpMe预充电时电荷存储在CL

，求值时即使不放电，电荷也可能重新分配到CL

和CA

。这会导致输出电压有所下降，甚至导致逻辑错误.当输出电压上Vout的电压降Vout

=-VDD

(Ca/(Ca+CL))足够大，以至于输出电压下降到开关阈值VM以下时，逻辑错误就产生了。.电荷共享的计算B=0ClkXCLCaCbAOutMpMaVDDMbClkMe电荷共享例子Cy=50fFCLKCLKA!AB!BB!BC!Cy=ABCCa=15fFCc=15fFCb=15fFCd=10fF什么条件下会造成结点y上电压降的最坏情况(假设预充值工作期间所有输入位于低电平.)Loadinverterabdc电荷共享例子Cy=50fFCLKCLKA!AB!BB!BC!Cy=ABCCa=15fFCc=15fFCb=15fFCd=10fFLoadinverterabdcVout

=-VDD

((Ca+Cc)/((Ca

+Cc)+Cy))=-2.5V*(30/(30+50))=-0.94V什么条件下会造成结点y上电压降的最坏情况(假设预充值工作期间所有输入位于低电平.)电荷共享解决方案CLKCLKMeMpABOutMkpCLK利用时钟驱动的晶体管对内部结点进行预充值(其会导致功耗和面积的增加)动态门设计考虑因素3:电容耦合CL1CLKCLKB=0A=0Out1MpMeOut2CL2In=0->1动态NAND静态NAND=1=1->0电路对串扰的影响非常敏感原因1)结点的高输出阻抗2)电容耦合静态门输入的翻转可能会造成该门的输出变为低电平。这一输出变化又会通过晶体管M4的电容耦合到这个门的输入端M1M2M3M4M5M6回栅电容耦合效应VoltageTime,nsCLKInOut1Out2这一耦合使得Out1电压显著下降，从而使得out2电压不能完全下降到0伏。而且会有少量的静态功耗产生。严重的时候可能会导致逻辑错误。动态门设计考虑因素4:时钟馈通CLCLKCLK0->1BAOut1->1+MpMe时钟电压的快速上升和下降可以通过电容耦合到输出。.从而导致输出电压高于电源电压VDD.电容耦合的一种特殊情况是时钟馈通，他是在预充电器件的时钟输入和动态输出结点之间的电容耦合引起的效应。时钟馈通CLKCLKIn1In2In3In4OutIn&CLKOutTime,nsVoltage时钟馈通时钟馈通串联动态门CLKCLKOut1InMpMeMpMeCLKCLKOut2VtCLKOut1Out2VVTn在求值阶段。输入只有01翻转才能被允许，!In=Vdd问题：其逻辑特性的恶化受到什么影响最大?1:时钟翻转斜率2：逻辑门延迟特性解决方案1：多米诺逻辑In1In2PDNIn3MeMpCLKCLKOut1In4PDNIn5MeMpCLKCLKOut2Mkp11100001为什么称为多米诺逻辑？In1CLKCLKIniPDNInjIniInjPDNIniPDNInjIniPDNInjLikefallingdominos!多米诺逻辑特点只有非反相逻辑才能执行利用简单的布尔变换来重新组织逻辑。利用差分多米诺逻辑使用np-CMOS(zipper)非常高的速度只存在上升沿延迟，下降沿延迟tpHL=0可以调整反相器的尺寸使之与扇出匹配。差分(双轨)多米诺ABMeMpCLKCLK!Out=!(AB)!A!BCLKOut=ABMp1010有保持电路的差分(双轨)多米诺ABMeMpCLKCLK!Out=!(AB)!A!BMkpCLKOut=ABMkpMpDuetoitshigh-performance,differentialdominoisverypopularandisusedinseveralcommercialmicroprocessors!1010onoff解决方案2：np-CMOSIn1In2PDNIn3MeMpCLKCLKOut1In4PUNIn5MeMp!CLK!CLKOut2(toPDN)11100001Only0