深圳大学-数字集成电路(中文)第六章doc资料

深圳大学-数字集成电路(中文)第六章每一时刻(除了切换期间的瞬态效应）每个门的输出通过一个低阻路径连接到在任何时候该门的输出即为该电路实现的布尔函数值(再一次忽略切换期间的瞬态效应)

不同于动态电路，后者依赖把信号值暂时存放在高阻抗电路节点的电容上静态CMOS电路设计VDD

or

Vss

2静态互补CMOSVDDF(In1,In2,…InN)In1In2InNIn1In2InNPUNPDNPMOSonlyNMOSonlyPUN(上拉网络)和PDN(下拉网络)是双通道逻辑网络……3构成PUN和PDN网络一个晶体管可以看成是一个由其栅信号控制的开关PDN由NMOS器件构成，PUN由PMOS器件构成可以推导出一组规则来实现逻辑功能互补CMOS结构的上拉和下拉网络互为对偶网络互补门本质上是反相的，只能实现与非、或非和异或门实现一个具有N个输入的逻辑门需晶体管数目2N个4NMOS晶体管的串并联结TransistorscanbethoughtasaswitchcontrolledbyitsgatesignalNMOSswitchcloseswhenswitchcontrolinputishighNMOS逻辑规则---串联AND操作、并联OR操作5PMOS晶体管的串并联结PMOS逻辑规则---串联NOR操作、并联NAND操作6NMOS—下拉器件PMOS—上拉器件VDDVDD

0PDN0VDDCLCLPUNVDD0VDD-VTnCLVDDVDDVDD

|VTp|CLSDSDVGSSSDDVGS7互补CMOS逻辑类型

PUN和PDN是互补网络

–符合DeMorgan定律–单级互补CMOS逻辑门是反相输出的

–同相：需加额外反相8ExampleGate:NAND9ExampleGate:NOR10构成一个复合门11复合CMOS门OUT=D+A•(B+C)DABCDABC12EE141单元设计

标准单元

通用逻辑 可综合 等高，宽度可变

数据通路单元

规则、结构化逻辑（算术运算） 单元中包含互连线 固定高度和宽度数字集成电路

14组合逻辑电路13标准单元不包含维数信息表示了晶体管间的相对位置14标准单元15棍棒图不包含维数信息表示了晶体管间的相对位置InOutVDDGNDInverterAOutVDDGNDBNAND216棍棒图CABX=C•(A+B)BACijABC17C•(A+B)的两个版本XCABABCXVDDGNDVDDGND18棍棒图逻辑图CABX=C•(A+B)BACijjVDDXXiGNDABCPUNPDNABC逻辑图19X逻辑图CABX=(A+B)•(C+D)BADVDDXXGNDABCPUNPDNCDDABCD20例:x=ab+cd21互补CMOS组合逻辑特性静态特性高噪声容限(NM)VOH=VDD,VOL=VSS(GND)无静态功耗 稳态时，VDD和VSS(GND)间无直流通路动态特性上升、下降时延接近上下网络有适当的尺寸比例22CMOS特性满电源幅度开关;高噪声容限电平幅度与器件尺寸无关;ratioless稳态时总有到VDD或GND之间的通路;低输出阻抗高输入阻抗;输入稳态电流几乎为零电源与地之间无直接通路;无静态功耗传输延时是负载电容和晶体管电阻的函数23开关延时模型AReqARpARpARnCLACLBRnARpBRpARnCintBRpARpARnBRnCLCintNAND2INVNOR224输入波形对延时的影响延时与输入波形有关输出高到低的转换A=B=0->1延时：0.69(2Rn)CLA=1，B=0->1 -延时：0.69(2Rn)CLA=0->1，B=1延时：0.69(2Rn)CL实际上单A跳变比单B跳变快CLARnARpBRpBRnCint25输入波形对延时的影响延时与输入波形有关输出低到高的转换A=B=1->0延时：0.69Rp/2CLA=1，B=1->0 -延时：0.69RpCLA=1->0，B=1延时：0.69RpCL实际上单A跳变比单B跳变快CLARnARpBRpBRnCint26延时对输入波形的依赖A=B=10B=1,A=10B=10,A=1time[ps]Voltage[V]InputDataPatternDelay(psec)A=B=0169A=1,B=0162A=01,B=150A=B=1035A=1,B=1076A=10,B=157NMOS=0.5m/0.25mPMOS=0.75m/0.25mCL=100fF27扇入的考虑DCBADCBACLC3C2C1分布RC模型(Elmore延时)tpHL=0.69Reqn(C1+2C2+3C3+4CL)传输延时随扇入迅速恶化-最坏情况成平方关系

-电阻电容同时起作用28tp

：扇入的函数tpLHtp(psec)fan-in避免扇入大于4的门tpHL平方线性tptpLH

29tp

扇出的函数tpNOR2tp(psec)eff.fan-out所有的门具有相同驱动电流tpNAND2tpINV斜率是驱动力的函数30tp

：扇入和扇出的函数扇入:平方源于电容和电阻的增加扇出:每个额外扇出增加负载CL31复杂门快速设计1晶体管尺寸规则只要扇出电容为主渐进尺寸规则InNCLC3C2C1In1In2In3M1M2M3MN分布RC线M1>M2>M3>…>MN(最接近输出最小)使R1<R2<R3<…<RN32复杂门快速设计2晶体管排序C2C1In1In2In3M1M2M3CLC2C1In3In2In1M1M2M3CLcriticalpathcriticalpath放电101放电放电1延时由CL,C1andC2的放电时间决定延时由CL的放电时间决定1101放电放电结束放电结束33复杂门快速设计3不同的逻辑结构F=ABCDEFGH34复杂门快速设计4插入缓冲器将扇入和扇出隔离开CLCL35EE141晶体管尺寸规则假定典型p/n管比例为2/1—并联保持(考虑单个跳变；同时跳变时电阻，并联速度更快)—串联加倍(考虑同时跳变时，电阻串联折半，减小单个电阻)2ARpBRp

24BRp单个信号输入电容为INV的5/3单个信号Rn输入电容2B为INV的4/3CL4ARpCint2Rn

ACint1Rn

ARn

B1CL数字集成电路

28组合逻辑电路36晶体管尺寸规则

CLBRnARpBRpARnCintBRpARpARnBRnCLCint2222114437复杂CMOS门晶体管尺寸规则OUT=D+A•(B+C)DABCDABC1222448838复杂CMOS门晶体管尺寸规则OUT=D+A•(B+C)DABCDABC1222448839有比逻辑40有比逻辑目标:相对于静态互补CMOS,减少晶体管个数VDDVSSPDNIn1In2In3FRLLoadVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDNResistiveDepletionLoadPMOSLoad(a)电阻负载(b)耗尽NMOS负载(c)伪NMOS负载VT

<041耗尽型NMOS42有比逻辑思路

--PDN关断,上拉电阻起作用,--PDN导通,上拉电阻和PDN分压=>有比逻辑43有比逻辑---无源负载VDDVSSPDNIn1In2In3FRL电阻负载NMOS+电阻负载•VOH=VDD•VOL

=RPNRPN

+RL•不对称响应•存在静态功耗••tpL=0.69RLCLVDD44有比逻辑—有源负载耗尽负载NMOS伪-NMOSVDDVSSIn1In2In3FVDDVSSPDNIn1In2In3FVSSPDN耗尽负载PMOS负载VT

<045伪-NMOSVTC0.00.51.01.52.02.50.00.51.01.52.02.53.0Vin

[V]Vout

[V]W/Lp=4W/Lp=2W/Lp=1W/Lp=0.25W/Lp=0.5上升和下降延时不对称VTC不对称面积和负载减小,却存在静态功耗46伪NMOS反相器性能尺寸静态功耗40.693V564um12ps20.273V298um56ps10.133V160um123ps0.50.064V80um268ps0.250.031V41um569ps47伪NMOS实例4输入与非门4输入或非门48改进的负载VVDDVSSPDN1OutDDVSSPDN2OutAABBM1M2差分串联电压开关逻辑(DCVSL)49DCVSL实例---异或门50DCVSL传输响应00.20.40.60.81.0-0.50.51.52.5Time[ns]Voltage[V]ABABA,BA,B51传输晶体管逻辑52传输晶体管逻辑InputsSwitchNetworkOutOutABAB•NMOS晶体管•没有静态功耗53传输晶体管逻辑特点:开关网络+缓冲器

--结构简单=>寄生小=>速度快理想开关

--低导通电阻和低寄生电容54实例:与门55纯NMOS传输管逻辑00.511.520.01.02.03.0Time[ns]Voltage

[V]xOutIn56纯NMOS传输逻辑A=2.5VBC=2.5

VCLA=2.5VC=2.5VBM2M1Mn缺陷

--阈值损失--后继反相器有短路功耗57纯NMOS传输管逻辑的改进M2M1MnMrOutABVDDVDDLevelRestorerX•电平恢复器

--使Vx迅速拉到高电平•问题：尺寸规划

--A=0，B=0->1时

--有比逻辑5859互补传输晶体管逻辑——CPLCPL门的特点互补数据输入用较少管子实现加法器和异或功能差分信号极性免去了多余反相器属于静态逻辑，有较好抑噪能力模块化结构60传输晶体门逻辑ABCCABCCBCLC

=0VA=2.5VC=2.5VBCLC

=0VA=0VC=2.5V61传输门电阻62基于传输晶体管逻辑的电路ABFBABBM1M2M3/M463传输门网络中的延时V1Vi-1C2.52.500ViVi+1CC2.50Vn-1VnCC2.50InV1ViVi+1CVn-1VnCCInReqReqReqReqCC(a)(b)CReqReqCCReqCCReqReqCCReqCInm(c)64延时优化65动态逻辑66动态vs.静态电路静态电路在任何时候通过低阻通路，输出连在VDD或VSS.除非在开关的瞬间扇入n需要2n个晶体管（一半为p管）动态电路依赖高阻节点（电容）暂存信号电荷结构简单，寄生小，速度快易受噪声影响扇入n需要n+2晶体管（一个是p管）67动态逻辑门In1In2PDNIn3MeMpClkClkOutCLOutClkClkABCMpMe两相位工作

预充电(CLK=0)

求值(CLK=1)68输出条件动态门的输出一旦放电后，要等到下一次预充电才能充电在求值时，输出最多完成一次1->0转化要么保持为1要么放电到0，放电后不可能回到1，直到再次充电级联问题.在求值期间或是求值之后，输出可以是高组态，状态存储在CL上，PDN网络截至69动态门的特点逻辑函数仅由PDN完成晶体管数目为N+2（静态互补CMOS：2N）全幅输出(VOL=GNDandVOH=VDD)器件尺寸不影响逻辑电平与比例无关开关速度更快寄生电容小（Cin，Cout）无短路功耗只有漏电和电容功耗70动态门特点（续）总功耗通常高于静态互补CMOSVDD

和GND之间无静态电流和短路电流无毛刺较高的转化概率Clk额外负载需要一个预充电或求值时钟CLK71动态设计中的问题1:电荷漏电CLClkClkOutAMpMe漏电来源CLKVOut预充电求值主要是亚阈值漏电流72电荷漏电解决方法CLClkClkMeMpABOutMkp类似于传输晶体管中的电平恢复管维持管73动态设计中的问题2:电荷共享CL

存储的电荷在CL

和CA

之间再分配（共享），降低了可靠性CLClkClkCACBB=0AOutMpMe74例：电荷共享CL=50fFClkClkAABBB!BCCOutCa=15fFCc=15fFCb=15fFCd=10fF75电荷共享B=0ClkXCLCaCbAOutMpMaVDDMbClkMe76克服电荷再分配ClkClkMeMpABOutMkpClk对内部节点进行预充电，采用时钟驱动晶体管代价是增加面积和功耗77动态设计中的问题3:背栅耦合CL1ClkClkB=0A=0Out1MpMeOut2CL2In动态NAND静态NAND=1=078背栅耦合效应VoltageTime,nsClkInOut1Out279动态设计中的问题4:时钟馈通CLClkClkBAOutMpMe在输出OUT和输入时钟CLK之间（预充电管），由于栅漏电容导致输出电压超出VDD。时钟的快速上升沿（下降呀）耦合到输出OUT80时钟馈通ClkClkIn1In2In3In4OutIn&ClkOutTime,nsVoltage时钟馈通时钟馈通81动态设计中的问题5:动态门级联ClkClkOut1InMpMeMpMeClkClkOut2VtClkInOut1Out2VVTn输入不允许10的转化，只允许01的转化!82Domino逻辑In1In2PDNIn3MeMpClkClkOut1In4PDNIn5MeMpClkClkOut2Mkp111000