数字电路电子技术第4章

4.4数据选择器第四章组合逻辑电路4.3译码器4.5数值比较器4.6加法器4.2编码器4.1组合逻辑电路的分析方法与设计方法4.7组合逻辑电路中的竞争冒险4.8组合逻辑电路的VHDL描述4.1 组合逻辑电路的分析方法与设计方法每一个输出变量是全部或部分输入变量的函数：L1=f1（A1、A2、…、Ai）L2=f2（A1、A2、…、Ai）

……Lj=fj（A1、A2、…、Ai）一.组合逻辑电路的特点:

电路任一时刻的输出状态只决定于该时刻各输入状态的组合，而与电路的原状态无关。

组合电路就是由门电路组合而成，电路中没有记忆单元，没有反馈通路。……组合逻辑电路A1A2AiL1L2Lj二、组合逻辑电路的分析方法例4.1.1：组合电路如图所示，分析该电路的逻辑功能。分析过程一般包含以下几个步骤：4.1组合逻辑电路的分析方法与设计方法&&&&≥1ABCLP&&&&≥1ABCLP（3）由表达式列出真值表。

（4）分析逻辑功能：当A、B、C三个变量不一致时，输出为“1”，所以这个电路称为“不一致电路”。000001010011100101110111ABC01111110L

真值表解：（1）由逻辑图逐级写出表达式（借助中间变量P）。（2）化简与变换：4.1组合逻辑电路的分析方法与设计方法例4.1.2：组合电路如图所示，分析该电路的逻辑功能。解：（1）由逻辑图逐级写出逻辑表达式。（2）列出真值表:A3

A2

A1

A0LA3

A2

A1

A0L00000001001000110100010101100111011010011000100110101011110011011110111110010110（3）分析逻辑功能：4位奇偶校验器。4.1组合逻辑电路的分析方法与设计方法=1A=1=1LL12L01A2AA3三、组合逻辑电路的设计方法例3.4.1：设计一个三人表决电路，结果按“少数服从多数”的原则决定。解：（1）列真值表：（2）用卡诺图化简。000001010011100101110111ABC00010111

L三人表决电路真值表ABC0000111110

A

B

C11110000设计过程的基本步骤：4.1组合逻辑电路的分析方法与设计方法

（4）如果，要求用与非门实现该逻辑电路，就应将表达式转换成与非—与非表达式：

画出逻辑图:

得最简与—或表达式：（3）画出逻辑图:4.1组合逻辑电路的分析方法与设计方法L&&&≥1ABCCB&A&&L&解：（1）列真值表：（2）由真值表写出各输出的逻辑表达式：输出输入0001000100010001××01×001L0L1L2I0I1I2真值表例3.4.2：设计一个电话机信号控制电路。电路有I0（火警）、I1（盗警）和I2（日常业务）三种输入信号，通过排队电路分别从L0、L1、L2输出，在同一时间只能有一个信号通过。如果同时有两个以上信号出现时，应首先接通火警信号，其次为盗警信号，最后是日常业务信号。试按照上述轻重缓急设计该信号控制电路。要求用集成门电路7400（每片含4个2输入端与非门）实现4.1组合逻辑电路的分析方法与设计方法

（4）画出逻辑图：

（3）根据要求，将上式转换为与非表达式：4.1组合逻辑电路的分析方法与设计方法&&&&&&&&LI02I1I2L0L1真值表输出（8421码）输入（余3码）00000001001000110100010101100111100010010011010001010110011110001001101010111100L3L2L1L0A3A2A1A0例3.4.3：设计一个将余3码变换成8421码的组合逻辑电路。解：（1）根据题目要求，列出真值表：4.1组合逻辑电路的分析方法与设计方法A1A3A2A0×0100×0000××01××A1A3A2A0×0001×0011××10××（2）用卡诺图进行化简。（注意利用无关项）4.1组合逻辑电路的分析方法与设计方法A1A3A2A0×1010×0001××10××A1A3A2A0×0110×0110××10××4.1组合逻辑电路的分析方法与设计方法逻辑表达式：（3）由逻辑表达式画出逻辑图。4.1组合逻辑电路的分析方法与设计方法LLLA&=13L0A1A&230&1A&112&&&1110000004.2编码器一、编码器的基本概念及工作原理

编码——将某一特定的逻辑信号变换为二进制代码。编码器有若干个输入，对每一个有效的输入信号，编码器产生一组惟一的二进制代码输出。一般而言，N个不同的信号，至少需要n位二进制数编码。N和n之间满足下列关系:2n≥N2n≥N

能够实现编码功能的逻辑部件称为编码器。例：设计一个键控8421BCD码编码器。4.2编码器SSSSSSSSSS56789ABCD41kΩ×103CC12V0解：（1）列出真值表：输入输出S9S8S7S6S5S4S3S2S1S0ABCD11111111100000111111110100011111111011111111011111111011111111011111111011111111011111111011111111011111111100100011010001010110011110001001（2）由真值表写出各输出的逻辑表达式为：4.2编码器重新整理得：（3）由表达式画出逻辑图：4.2编码器SSSSSSSSSS5678941kΩ×103CC12V0&AB&C&D&01100（4）增加控制使能标志GS

：4.2编码器SSSSSSSSSS6V&CGSCC&710&A&351kΩ×10D49B&8≥12输入输出S9S8S7S6S5S4S3S2S1S0ABCDGS111111111111111111101111111101111111101111111101111111101111111101111111101111111101111111101111111101111111110000000001000110010100111010010101101101011111000110011二、二进制编码器输出输入0000010100111001011101111000000001000000001000000001000000001000000001000000001000000001A2A1A0I0I1I2I3I4I5I6I7

3位二进制编码器真值表3位二进制编码器:8个输入端，3个输出端，常称为8线—3线编码器。4.2编码器由真值表写出各输出的逻辑表达式为：用门电路实现逻辑电路：4.2编码器101&AII1IIA17&4611I122310I511IAI&三、优先编码器集成优先编码器举例——74148（8线-3线）注意：该电路为反码输出。EI为使能输入端(低电平有效)，EO为使能输出端(高电平有效)，GS为优先编码工作标志(低电平有效)。4.2编码器输入输出EI

I0I1I2I3I4I5I6I7A2A1A0GSEO1××××××××0111111110×××××××00××××××010×××××0110××××01110×××011110××0111110×0111111001111111111111111000001001010100101101100011010111001111012&≥1&≥1101&1A≥1EOAI≥11GS20IAIEI711&11II111I64131II154.2编码器四、编码器的应用4.2编码器1．编码器的扩展用两片74148优先编码器串行扩展实现的16线—4线优先编码器&31013X05010XX2IEO3&3GS571EIXXEI&GS129XII606I&XX145XX74148(1)7I42Y11152GS1X74AAX01EOAII6A1III10XA74148(2)23IIIYXIIEO2X42IEIYY8X0A01100全11111110设：X15X14X13X12X11X10X9X8X7X6X5X4X3X2X1X0=11111111111111011．编码器的扩展用两片74148优先编码器串行扩展实现的16线—4线优先编码器&31013X05010XX2IEO3&3GS571EIXXEI&GS129XII606I&XX145XX74148(1)7I42Y11152GS1X74AAX01EOAII6A1III10XA74148(2)23IIIYXIIEO2X42IEIYY8X0A011111100110设：X15X14X13X12X11X10X9X8X7X6X5X4X3X2X1X0=11111101111111114.2编码器4.2编码器2．组成8421BCD编码器&1IIA7021I21II4IY011IA0II53Y30234YIII12Y9EO8GSIEIIGI5AI3I671&246I74148GGG001000112．组成8421BCD编码器&1IIA7021I21II4IY011IA0II53Y30234YIII12Y9EO8GSIEIIGI5AI3I671&246I74148GGG011110004.2编码器4.3译码器输出输入11110111101111011110××000001010011Y0Y1Y2Y3EI

A

B2线—4线译码器真值表一．译码器的基本概念及工作原理译码器——将输入代码转换成特定的输出信号例：2线—4线译码器写出各输出函数表达式：

画出逻辑电路图：4.3译码器111ABEI&&&&Y0Y1Y2Y3二、集成译码器1.二进制译码器74138——3线—8线译码器输入输出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1×××10××100100100100100100100100×××××××××00000101001110010111011111111111111111111111111101111111101111111101111111101111111101111111101111111101111111104.3译码器4.3译码器输入输出G1G2AG2BA2A1A0Y0Y1Y2Y3Y4Y5Y6Y7×1×××10××100100100100100100100100×××××××××0000010100111001011101111111111111111111111111110111111110111111110111111110111111110111111110111111110111111110………考虑控制变量GA0AY&YY12YY7AY2Y&11&36Y&&0&&5&14&11111G2BG12A…4.3译码器输出输入01111111111011111111110111111111101111111111011111111110111111111101111111111011111111110111111111101111111111111111111111111111111111111111111111111111111111110000000100100011010001010110011110001001101010111100110111101111Y0Y1Y2Y3Y4Y5Y6Y7Y8Y9A3A2A1A07442真值表4.3译码器2.4线-10线译码器7442121AA01A111113A8&Y2YY11903Y&YY&&&Y5Y&&YY74&&6&7442的逻辑图：4.3译码器三、译码器的应用1．译码器的扩展用两片74138扩展为4线—16线译码器4.3译码器Y0151246YYY2AY11YYY113YY1GAYG2A32A1Y05Y4Y01Y3Y916Y5Y7Y14YAY4Y7Y030AG74138(2)10310A74138(1)GYYAA22B2BYYYEAAG8212AG7121YY56YY5001000100Y0151246YYY2AY11YYY113YY1GAYG2A32A1Y05Y4Y01Y3Y916Y5Y7Y14YAY4Y7Y030AG74138(2)10310A74138(1)GYYAA22B2BYYYEAAG8212AG7121YY26YY51010001．译码器的扩展用两片74138扩展为4线—16线译码器4.3译码器2．实现组合逻辑电路解：将逻辑函数转换成最小项表达式，再转换成与非—与非形式。=m3+m5+m6+m7用一片74138加一个与非门就可实现该逻辑函数。例4.3.1

试用译码器和门电路实现逻辑函数：4.3译码器1G0A74138G2A2B12AGAY1YYY2YYY73Y4560ABC100L&输出输入001100101010101010011100000001010011100101110111L

FGA

BC真值表例4.3.2

已知某组合逻辑电路的真值表，试用译码器和门电路设计该逻辑电路。解：写出各输出的最小项表达式，再转换成与非—与非形式:4.3译码器

用一片74138加三个与非门就可实现该组合逻辑电路。

可见，用译码器实现多输出逻辑函数时，优点更明显。与非—与非形式:4.3译码器3121YGYY74138A005Y2AGGY71YY2Y4A6A2BABC100FGL&&&3．构成数据分配器数据分配器——将一路输入数据根据地址选择码分配给多路数据输出中的某一路输出。4.3译码器Dn位地址选择信号0D1D2D…n-1数数据据输输出入输出地址选择信号D0=DD1=DD2=DD3=DD4=DD5=DD6=DD7=D000001010011100101110111A2A1A0数据分配器功能表用译码器设计一个“1线-8线”数据分配器4.3译码器0YY1Y23Y4YY5Y67YAAA2102AGG12BG74183D100D1D2D3DD45DD6D7输出据数数输入据地址选择信号

四、数字显示译码器

数字显示器分类：

按显示方式分，有字型重叠式、分段式、点阵式等。

按发光物质分，有辉光显示器、荧光显示器、半导体显示器，又称发光二极管(LED)显示器、液晶显示器等。数字系统

译码器4.3译码器1．七段式LED显示器4.3译码器LED显示器有两种结构：

2．七段显示译码器7448

7448是一种与共阴极数字显示器配合使用的集成译码器。4.3译码器

共阳极：COMabcdefgDP

共阴极：COMabcdefgDP

bcdagfe3AA2A1A07448LTRBIBI/RBO4.3译码器1111110011000011011011111001011001110110110011111111000011111111110011000110100110010100011100101000011110000000000000000000001111111abcdefg输出1111111111111111001BI/RBO输入/输出0123456789101112131415灭灯灭零试灯功能（输入）111×1×1×1×1×1×1×1×1×1×1×1×1×1×1×××1001LTRBI显示字形输入0000000100100011010001010110011110001001101010111100110111101111××××0000××××A3A2A1A0

七段显示译码器7448的功能表7448的逻辑功能：（3）正常译码显示。LT=1，RBI=1，BI/RBO=1时，正常工作，对输入为十进制数0～15的二进制码（0000～1111）进行译码，产生对应的七段显示码。（2）灭零RBI

。当LT=1，如果RBI=1，输入为0的二进制码0000时，正常工作,产生0的七段显示码；如果此时RBI=0

，则译码器的a～g输出全0，使显示器全灭；所以RBI称为灭零输入端。（1）试灯LT。当LT=0时，无论输入怎样，a～g输出全1，数码管七段全亮。由此可以检测显示器七个发光段的好坏。（4）特殊控制端BI/RBO。BI/RBO可以作输入端，也可以作输出端。

作输入使用时，如果BI=0时，不管其他输入端为何值，a～g均输出0，显示器全灭。因此BI称为灭灯输入端。

作输出端使用时，受控于RBI。当RBI=0，输入为0的二进制码0000时，RBO=0，用以指示该片正处于灭零状态。所以，RBO

又称为灭零输出端。4.3译码器将BI/RBO和RBI配合使用，可以实现多位数显示时的“无效0消隐”功能。4.3译码器0ARBO211AA2ARBOAARBI203ARBO131a…gAA1A2AARBO3AAARBI2020a…g1RBI313a…gAa…gAAAARBIARBI1Aa…g0a…gRBORBI03RBOAA004.4数据选择器一、数据选择器的基本概念及工作原理

数据选择器——根据地址选择码从多路输入数据中选择一路，送到输出。0××××××101×××0×××10001×0×××1××1001××0×××1×010G11A1A0输出输入010×××1×××YD3D2D1D0

四选一数据选择器的真值表例：四选一数据选择器根据功能表，可写出输出逻辑表达式：4.4数据选择器DA0123D10ADDGY≥1&11111由逻辑表达式画出逻辑图：4.4数据选择器DA0123D10ADDGY≥1&111110101110011111004.4数据选择器213DD0DDG1DD64DD75≥1&1YY11A1A1121A01二、集成数据选择器集成数据选择器74151（8选1数据选择器）4.4数据选择器41235671516GND741518910111214134AA1A20DD5DD762D130DDDYVccGYYY地址选择使能输出输入100000000G01D0D0D1D1D2D2D3D3D4D4D5D5D6D6D7D7×××000001010011100101110111A2A1A0集成数据选择器74151的真值表4.4数据选择器三、数据选择器的应用1．数据选择器的通道扩展用两片74151组成“16选1”数据选择器4.4数据选择器D01D2D3D4D5D6D7DG0A1A2AYY74151(2)0D1DD2D34D5D6D7DG0A1AA2YY74151(1)YY≥11D12435DD2A3D0DDD13DD2DDDD1411819101DDA615DAA70&100110

001D90D9D01D2D3D4D5D6D7DG0A1A2AYY74151(2)0D1DD2D34D5D6D7DG0A1AA2YY74151(1)YY≥11D12435DD2A3D0DDD13DD2DDDD1411819101DDA615DAA70&000101

001D10D11．数据选择器的通道扩展用两片74151组成“16选1”数据选择器4.4数据选择器2．实现组合逻辑函数解：将逻辑函数转换成最小项表达式：

=m3+m5+m6+m7

画出连线图。（1）当逻辑函数的变量个数和数据选择器的地址输入变量个数相同时，可直接用数据选择器来实现逻辑函数。例4.3.1

用8选1数据选择器74151实现逻辑函数：4.4数据选择器17AYD4YCA74151L26G0DA2DDB0DDA1DD3510

0111

1000（2）当逻辑函数的变量个数大于数据选择器的地址输入变量个数时。

例4.3.2

试用4选1数据选择器实现逻辑函数：解：将函数转换为真值表真值表4.4数据选择器真值表AB01CA3DD12DY1D0A04选1数据选择器L1D0=0D1=CD3=1D2=C

10011100A

BCL00000101001110010111011100011011A

BCL000001010011100101110111000110114.5数值比较器由真值表写出逻辑表达式：由表达式画出逻辑图：输入输出ABFA＞BFA＜BFA=B000110110010101000011．1位数值比较器

列出真值表一、数值比较器的基本概念及工作原理

数值比较器——比较两个位数相同的二进制数的大小ABA＞BFA＜BFA＝BF≥111&&

4.5数值比较器例：2位数值比较器

真值表A1＞

B1A1＜

B1A1＝

B1A1＝

B1A1＝

B1A1＝

B1A1＝

B1A1B1数值输入××××A0＞

B0A0＜

B0A0＝

B0A0＝

B0A0＝

B0A0B0输出级联输入100010100010100010001××××××××××××100010001FA＞BFA＜BFA=BIA＞BIA＜BIA=B＞＞＞＞＜＜＜＜2．考虑低位比较结果的多位比较器＞＞＞＞＜＜＜＜

逻辑表达式：由表达式画出逻辑图：4.5数值比较器1111&&&≥1&≥1A1＜B1A1＞B1A0B01=B1A0=B0B00A≥1≥1&&&&&FA＜BA＞BFFA=BFA=BA＞BFFA＜BBA1010BAA＜＞二、集成数值比较器及其应用1．集成数值比较器7485

4位二进制数比较器2．数值比较器的位数扩展（1）串联方式

用2片7485组成8位二进制数比较器。4.5数值比较器I0ABA＞BFAA=B1FA＜BA＜B2IAB332A＞BA=BBIB17485A0B1B300BA31BA2AA2FA0B0A1B1A2B2A3B3FA＞BFA＜BA＜BIA＞BIA=BFA=BI7485（1）A0B01A1BA2B23A3BA＞BFA＜BFIA＜BA＞BIA=BFIA=B7485（2）FA＞BFFA=BA＜B2BB0AA321301BAAB6BB4AA765745BAAB001并联方式比串联方式的速度快用5片7485组成16位二进制数比较器（2）并联方式4.5数值比较器A03A3AB2AB1BB021III1007485（4）AIIBI331B0AB0A01B7485（3）12A02012BA11I20I030BB2AB101AB0BAIA＞BFFA＜B32BI030A=BA＞BA＜BBA7485（1）IA3A7485（2）I1A2B1AA33A＜BIIF1A2I000BFA107485（5）BBA＞BFA=BFFFA＜BA＞BA=B0A0BB44A8AB8A12B12A=BA＞BA＜BA=BA＞BA＜BA=BA＞BA＜BA=BA＞BA＜BA＞BFFA＜BA＞BFFA＜BA＞BFFA＜B4.6加法器画出逻辑电路图：由真值表直接写出表达式:输入输出被加数A

加数B和数S

进位数C0001101100101001一、加法器的基本概念及工作原理1．半加器列出半加器的真值表：=1SA&CB如果想用与非门组成半加器，则将上式用变换成与非形式：

列出半加器的真值表：画出用与非门组成的半加器。4.6加法器BACOC∑S&&&&&ABSC2．全加器——能同时进行本位数和相邻低位的进位信号的加法运算。10111110+1010111AiBiCi-1SiCi输入输出AiBiCi-1

SiCi00000101001110010111011100101001100101114.6加法器4.6加法器输入输出AiBiCi-1

SiCi0000010100111001011101110010100110010111由真值表直接写出逻辑表达式，再经代数法化简和转换得：画出全加器的逻辑电路图：4.6加法器=1=1ABCSiiiiCi-1&≥1∑COABiii-1CCiSiCI

3.多位数加法器4.6加法器4位串行进位加法器Bii-1CAiiSiC0-10ACB0S∑01Ci-1SiiAiCC∑SBAiB11∑S2B12C2iACAiCSi-1iiBi-1BSi3∑CBC3AC3i2SiAiC3A3A2A1A0B3B2B1B0+C-1C2C1C0C3S3S2S1S0特点：结构简单，工作速度较低。01011111010010111二、快速进位集成4位加法器74283

全加器的逻辑表达式：

定义Gi=AiBi，Gi称为产生变量

定义，Pi称为传输变量

1．快速进位的原理4.6加法器

定义Gi=AiBi，Gi称为产生变量

定义，Pi称为传输变量

4.6加法器快速进位集成4位加法器74283逻辑图

4.6加法器&&&&&&&&3A2A1A0AB3B2B1B0-1CS3S1S0S2C3(CO)P0P1P2P3=1=1=1=1&&&&=1=1=1=1≥1≥1≥1≥111C-1C01CC2B0B1B2B3A0A12A3A0S1S2S3SC-1C37428374283示意图74283引脚图41235671516GND74283891011121413CS301S11BAVccC0SBA00-1BSA3232AB24.6加法器2.74283的应用（1）加法器级联实现多位二进制数加法运算

0BB1B2B3AAAA23100SS1S2S3-1CC374283(1)3AB3100B1ABAA22BSS21S3S04AB74283(2)AA6A5A3A1S6722BBCBSCB-114S6433BB5253SBS0AS1S0S77A08S04.6加法器真值表输出（8421码）输入（余3码）0000000100100011010001010110011110