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-I-沈阳航空航天大学课程设计报告 部分积沈阳航空航天大学课程设计报告第1章总体设计方案部分积X20XXX20XX400X30YiYi0与0出0出00SSSSSS3S2S1沈阳航空航天大学课程设计报告第1章总体设计方案单元接收的。这是该产的挂接是通过三地址线是否要与机工作步骤。沈阳航空航天大学课程设计报告第1章总体设计方案沈阳航空航天大学课程设计报告第2章详细设计方案2.1总体方案的设计与实现为了进一步提高乘法运算速度,可采用类似人工计算的方法,阵列的每一行位全加器构成;一位全加器可以用一个两输入或门模块和两个半加器模块构成。一位全加器的整体设计包含两半加器构成,半加器由异或门构成。电路实现基于4×4阵列乘法器由四位被乘数输入端(X4X3X2X1)、四位乘数输入端沈阳航空航天大学课程设计报告第2章详细设计方案2.2功能模块的设计与实现位输入端加法器可以由一个与门和一位全加器构成,一位全加器可以由两为了能在图形编辑器(原理图设计输入方式)中调用此器件,需要为此器件沈阳航空航天大学课程设计报告第2章详细设计方案XINXINYINPARTINCINCOUTPARTOUT000000001110010010011101100010101101110001111111000101001001010110011001100101101010110110111011沈阳航空航天大学课程设计报告第2章详细设计方案2.3阵列乘法器的设计与实现沈阳航空航天大学课程设计报告第2章详细设计方案阵列乘法器功能仿真波形结果沈阳航空航天大学课程设计报告第3章编程下载与硬件测试3.1编程下载利用COP2000仿真软件的编程下载功能,将得到ADD11.bit文件下载到XCV200实验板的XCV200可编程逻辑芯片中。3.2硬件测试及结果分析P33P34P35P36P56P55P54P53P078-P125K0:7K0:6K0:5K0:4K1:7K1:6K1:5K1:4B7-B0被乘数积沈阳航空航天大学课程设计报告第3章编程下载与硬件测试沈阳航空航天大学课程设计报告第3章编程下载与硬件测试输入信号输出信号沈阳航空航天大学课程设计报告参考文献参考文献[7](美)西里提.张雅绮等译.VerilogHDL高级数字设计[M].北京:电子工业沈阳航空航天大学课程设计
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