基于CPLD-FPGA的数字通信系统建模与设计第7章

第7章数字通信的基带系统的建模与设计

内容提要本章主要介绍了绝相/相绝变换基带系统、HDB3编译码基带系统、多路信号复用基带系统和PPM基带系统的组成原理和VHDL建模与程序设计。本章的重点是在第4、5、6章的基础上，将数字复/分接器、数字信源和HDB3编/译码器、位同步信号提取、帧同步信号提取等模块组成了基带收发信系统。本章的最后部分就一种PPM信号产生方法和PPM信号

解调进行具体建模与设计。考虑到本书是基于FPGA/CPLD的系统建模与设计，对于在一般的通信原理教材所介绍的基带传输系统中的发送滤波和接收滤波器等的设计难以实现，因此本章不涉及编码信道的研究，而是针对某些基带收发系统的设计进行介绍。知识要点1.绝相变换与相绝变换的基本原理、建模与设计；2.HDB3编译码基带系统的基本原理、建模与设计（结合第4章）；3.多路信号复用的基带系统的基本原理、建模与设计；4.PPM信号产生与解调的建模与设计。教学建议1.复习第4、5、6章的有关知识；2.掌握绝相/相绝变换规则与设计方法；3.掌握数字复接、分接、HDB3编译码、位同步信号提取、帧同步信号提取等原理与设计方法；4.寻找产生其它PPM信号形式的方法，并能进行建模与程序设计；5.掌握VHDL源程序输入方式和原理图输入方式，分析本章的建模与设计方法；6.建议教学时数为6学时。7.1引言数字通信的基带传输方式是数字通信的最基本的传输方式，如利用中继方式在长距离上直接传输PCM信号、用双绞线进行局域网内的计算机数据传输等。这种不使用载波调制解调器设备或装置的而直接传送基带信号的系统，我们称之为基带传输系统。基带传输系统的信道常采用有线信道，经过信道后的数字基带信号可能产生波形畸变，因此，为了确保接收系统的可靠接收，还需要对信号进行滤波或其它预处理，如使用时域均衡器来补偿波形的畸变和失真，然后通过抽样判决，得到规则的数字基带信号。本章讨论的主要对象是数字基带传输系统中的收发系统，而对基带信号如何在信道中实现可靠传输不做探讨。这主要是因为本书以FPGA/CPLD为目标器件，要想对基带传输系统中发送滤波器和接收滤波器进行设计，很难实现。对于整个基带系统来说，基带信号的产生、复接、编码以及对接收端的基带信号的处理是相当重要的。从基带信号编码输出到接收系统的基带信号译码器输入的那部分设备和信道属于编码信道。因此本章的基带系统研究不涉及编码信道。本章的大部分研究内容是在前面的章节中介绍过的，实际上本章涉及的是前面章节的单元功能模块的综合应用。7.2含绝相变换器的基带系统建模与设计绝相变换和相绝变换电路普遍应用于基带系统的部分响应系统以及差分移相键控（DPSK）中，对绝相变换电路模块的建模与设计是具有实际意义的。7.2.1系统模型绝相变换是指将二进制非归零的数据码元变换成反映其相邻码元的电位变化的一种新的码元。其变换规则如式（7-1）所示。

（7-1）而相绝变换是绝相变换的反变换，而相绝变换是绝相变换的反变换，其变换规则如式（7-2）所示。(7-2）绝相变换和相绝变换的原理框图如图7-1所示。图中的为一个码元的宽度。图7-1绝相变换和相绝变换的原理框图7.2.2绝相变换器1.绝相变换的电路设计绝相变换器的电路如图7-2所示，用D触发器作为码元延迟器。若按图7-1所示的绝相变换输出，由于异或门为组合逻辑器件，因此其输出信号可能出现冒险现象，为了克服冒险现象，在后面增加一个D触发器则可保证正确的绝相变换信号输出。其VHDL建模符号如图7-3所示。图中：DATAIN——码元输入；CLK——时钟输入；DATAOUT——绝相变换输出。图7-2绝相变换器的电路图图7-3绝相变换器的VHDL建模符号2.绝相变换器的时序仿真根据图7-2所得到的绝相变换的时序仿真波形如图7-4所示。从图7-4的可知，其波形关系符合式（7-1）的绝相变换规则。图7-4绝相变换器的时序仿真波形

7.2.2相绝变换器1.相绝变换的电路设计根据式（7-2）和图7-1，画出相绝变换电路如图7-5所示。图中用D触发器作为码元延迟器。另外，为了克服组合逻辑电路带来的冒险现象，在输出端增加了一个D触发器。图7-5的相绝变换器的VHDL建模符号如图7-6所示。图中：XDATAIN——相对码输入；XCLKIN——时钟输入；JDATAOUT——绝对码输出。图7-5相绝变换器电路图图7-6相绝变换器的VHDL建模符号2.相绝变换器的时序仿真根据图7-5的相绝变换电路得到的仿真波形如图7-7所示。可以看出图7-7中的波形关系符合式（7-2）的相绝变换规则。图7-7相绝变换器的时序仿真波形7.2.3绝相/相绝变换的基带系统建模与仿真1.绝相/相绝的基带系统的建模绝相/相绝变换的基带系统的VHDL设计模型如图7-8所示。图中将以上设计的绝相变换器和相绝变换器连接起来，构成了一个基带系统。为了仿真方便，图中采用了同一时钟，而在实际的系统中，通常需要在接收端进行同步时钟信号提取。图中：JUE_X_OUT——绝相变换输出（相对码）；DATA_IN——绝对码输入；CLK_IN——时钟输入；DATA_OUT——绝对码输出。图7-8绝相/相绝变换的基带系统的VHDL设计模型2.时序仿真由图7-8所示的电路系统模块得到的仿真波形如图7-9所示。图中显示了绝对码输入、相对码输出（绝相变换后）和经相绝变换后的绝对码输出。从图可知该系统经过绝相和相绝变换后能正确地恢复原绝对码信号。图7-9绝相/相绝变换的基带系统的时序仿真波形7.3

HDB3编、译码器的基带系统建模与设计7.3.1系统模型由HDB3编码器和HDB3译码器模块构成的基带系统模型如图7-10所示。在发送端将数据码和时钟信号接入HDB3编码器模块，从该HDB3编码器输出双极性的HDB3信号；在接收端接收来自HDB3编码模块的HDB3信号，然后对HDB3信号进行双/单极性变换、时钟信号提取和HDB3译码，输出原始数据码和同步时钟信号。图7-10HDB3码的基带系统模型7.3.2

HDB3信号的产生

在第4章中，我们介绍了两种HDB3码的产生模型，现重复其模型如图7-11和图7-12所示。两种方式都能实现HDB3编码。详细产生原理见第4章，在此略述。图7-11HDB3编码器模型（1）图7-12HDB3编码器模型（2）7.3.3

HDB3信号的译码1.HDB3译码与时钟信号提取的模型该模块的模型框图如图7-13所示。接收的HDB3码信号经过正、负整流（双/单极性变换）后，进行相加得到全波整流信号，送入时钟提取电路以提取同步时钟信号。V码检测模块用于检测HDB3码中的V脉冲信号。扣V扣B模块在时钟信号和V码信号的控制下将HDB3的全波整流信号进行移位和扣V扣B处理，并输出HDB3码的译码信号。关于HDB3码的译码原理和具体设计已在第4章中进行了详细介绍，在此略述。图7-13HDB3译码器及时钟信号提取模型2.时钟信号提取图7-13中的时钟提取电路采用数字锁相环法进行设计。我们可采用第6章中的图6-3的设计模型。为避免重复，在此只给出时钟信号提取模块的VHDL建模符号，如图7-14所示。图中，code_in——单极性码元输入；hclk——本地晶振高速时钟信号输入；clk_out——所提取的时钟信号输出。图7-14时钟信号提取模块的VHDL建模符号7.4多路信号复用的基带系统建模与设计7.4.1多路信号复用的基带系统模型在第5章中，我们详细地介绍了数字复接系统的原理，并就四路数据码的同步复接和分接进行了VHDL建模与设计。本章在第4章的基础上加入码型变换和译码器共同构成一个相对复杂的基带收发信系统。其系统模型如图7-15所示。图7-15中的发送设备由数字信源与复接器、码型变换器等。其中数字信号包括晶振、分频和内部基带码产生等；系统的接收设备由码型逆变换与时钟提取电路、帧同步信号提取、数字终端与分接器等。图7-15多路复用数字基带传输系统组成框图7.4.2基带发信系统的设计模型由图7-15可知，多路信号复用基带传输系统中的发信系统包括复接器和数字信源、码型变换器几部分。本发信系统的复接器采用第5章介绍的四路同步复接器、模型变换器采用第4章介绍的HDB3编码器。为了仿真方便，采用四路内部数字信源产生的独立的单极性非归零数字信号作为四路原始基带信号。基带发信系统的具体构成模型如图7-16所示。图7-164路同步复接基带传输发信系统模型7.4.3多路复用信号产生1.模型多路复用信号的产生模型如图7-17所示。它包括了分频器、内部信源产生器（内码产生器）、时序信号发生器以及复用输出电路等功能模块。晶振输出信号送给分频器分频后得到低频信号作为内码产生器的时钟信号；每个内码产生器用于产生八位数据码且为串行输出，作为内部分路数据信号，其串行数据码输出受到时序信号的控制；时序发生器的功能是产生四路宽度为八位数据码宽度的时序信号，每路时序信号的相对相位延迟按规定顺序为八位数据码宽度；输出电路的功能是将四路分路码组合成一路完整的复用信号。本章提供了在第5章中出现过的VHDL源程序，目的是为了进一步熟悉复接系统的设计方法以及便于对基带系统进行具体分析。图7-17多路复用信号的产生模型2.各功能模块的VHDL建模与程序设计（1）分频器其VHDL建模符号如图7-18所示。图中：clk——时钟信号输入；A～D——四位二进制分频输出，分别表示2、4、8、16分频输出。图7-18分频器的VHDL建模符号分频器的VHDL源程序：libraryIEEE;useIEEE.std_logic_1164.all;useIEEE.std_logic_unsigned.all;entitycount16is――实体名

port(clk:instd_logic;D,C,B,A:outstd_logic);――端口设置endcount16;architecturertlofcount16issignalcount_4:std_logic_vector(3downto0);beginprocess(clk)――进程敏感信号

beginif(clk'eventandclk='1')then――时钟上升沿触发

if(count_4="1111")thencount_4<="0000";elsecount_4<=count_4+1;endif;endif;endprocess;D<=count_4(0);――最低位从Ｄ输出

C<=count_4(1);――次低位从Ｃ输出

B<=count_4(2);――次高位从Ｂ输出

A<=count_4(3);――最高位从Ａ输出

endrtl;（2）内码产生器

单路的建模符号如图7-19所示。每个内码产生器受分频器和时序信号发生器的控制产生一路8位数据码，并且具有三态串行输出功能。其具体原理在第5章中已介绍。图中：in0-8～in0-8——八位数据码输入，可通过输入高、低电平设定；K3～Ｋ1——对八位数据进行选择控制的控制码，有8中状态选择；sx0——接时序信号；out0——内码串行数据输出。图7-19内码产生器的建模符号内码产生器的VHDL源程序（P174-176）（3）时序信号产生器时序信号产生器建模符号如图7-20所示。其功能是产生四路时序信号，具体原理在第5章中有详细介绍。图中：B——输入时钟信号；S3～S0——四路时序信号。图7-20时序产生器的建模符号时序信号产生器的VHDL源程序（P176-178）（4）输出模块输出模块的建模符号如图7-21所示。它由一个4与门和一个D触发器构成。其中4与门起到将四路在时序上独立的分路数据信号进行合路的功能；D触发器的作用是对合路信号进行整形，避免输出信号波形出现冒险现象（毛刺）。图7-21输出模块的建模符号（5）基带发信系统的子模块的链接程序（P179-180）3.时序仿真四路同步复接系统输出信号仿真波形如图7-22所示。图中的S1、S2、S3、S4分别表示不同相位的四路时序信号，每路时序信号的高电平持续时间刚好包含８个clk(时钟)周期，且在信号时序控制过程中，时序信号的高电平有效。在图7-11的波形示例中，第１、２、３、４路分路码在时间上分别对应第１、２、３、４路时序信号的高电平持续时间，从图可看出第１路分路码为“11110010”，第２路分路码为“10101010”,第３路分路码为“11111111”，第４路分路码为“00000000”。一帧复用信号序列为“11110010101010101111111100000000”。图7-22四路同步复接系统输出信号的时序仿真波形图7.4.4多路复用基带接收系统的设计模型图7-23是以四路同步复用数字基带传输接收系统为例的模型图。该接收系统包括HDB3译码器、时钟信号提取电路、帧同步信号提取电路、四路同步分接器（解复用器）和32位并行分路码状态显示器等。HDB3译码和时钟信号提取模块的功能是首先对HDB3信号进行全波整流，然后提取时钟信号和进行扣V扣B处理，最后输出一路时钟信号和一路串行单极性复用信号；帧同步信号提取模块的功能是从串行复用信号中提取帧同步脉冲信号，以用于解复用；同步分接器的功能是从复用信号中分离出四路分路数据信号，同时输出四路并行分路数据码送入状态显示器以检测数据状态。图7-23四路同步复接数字基带传输系统模型7.4.5帧同步信号提取模块我们采用第6章中的图6-27的帧同步信号提取电路。其建模符号如图7-24所示。图中：CLK——时钟信号输出，来自时钟信号提取模块；DATAIN——串行复用信号输入；ZHENGOUT——帧同步信号输出。图7-24帧同步信号提取电路的建模符号

7.4.6同步分接器模块将第5章中图5-18所示的同步分接器电路进行简化，只考虑同步分接功能，而不考虑状态显示，则该同步分接器的VHDL顶层设计原理图如图7-25所示。图中，ZHENIN——帧同步信号输入；CLKIN——时钟输入；DATAIN——串行合路信号输入；CLKOUT——时钟输出；FENOUT1——第１路分路码输出；FENOUT2——第２路分路码输出；FENOUT3——第3路分路码输出；

FENOUT4——第4路分路码输出。由图7-25得到的同步分接器的VHDL建模符号如图7-26所示。图7-25同步分接器的VHDL顶层设计原理图图7-26同步分接器的VHDL建模符号7.4.7多路信号复用基带系统整体VHDL建模与仿真验证本节为了便于仿真，在VHDL顶层系统设计模块中，不涉及HDB3编译码器模块。现画出由四路同步复接信源、时钟信号提取、帧同步信号提取和数字分接器等构成的模型如图7-27所示。图中的“发端复接信源”是图7-17的方框图。它代表数字基带传输系统的发端部分；图中的“时钟信号提取”、“帧同步信号提取”、“分接器模块”属于基带传输系统的接收部分。为了使接收信码与收端的时钟信号相位一致，图中采用了一个D触发和一个非门对接收信码进行了整形。这样有利于帧同步信号的准确提取以及分接器的正确分路。由于图7-27中的各功能模块已在本章或前面的章节中作了介绍，因此只要按图7-27将各功能模块在仿真平台上正确连接起来，即可进行整个四路复接基带传输系统的时序仿真，以验证建模与设计的正确性。图7-27数字基带传输系统的VHDL设计举例模型图7-27的基带传输系统的时序仿真波形如图7-28所示。图中：PANOUT——帧同步识别器输出；EN——帧同步的32分频器的置零信号；T32——帧同步的32分频输出；ZHENGOUT——帧同步信号输出；FENOUT1——第1路分路码输出；FENOUT2——第2路分路码输出；FENOUT3——第3路分路码输出；FENOUT4——第4路分路码输出；CLK——发端时钟输入；CLKOUT——收端提取的时钟输出；CODEOUT——发端复用串行信码；CODE2——用收端时钟进行整形后的串行复用信码。由于图的大小限制，图中只出现了发端的四路共32位并行输入信码中的两位，即“A1”和“A0”。需要解释的是由于收端系统的各模块有延迟，因此从图7-28中不能看出有关信号在相位上的对应关系，但从图7-28可知，收端系统已经正确地将来自发端的四路串行复用信号分接成四路独立的低速分路码信号了。（图中的一帧串行复用信码为“11110000111100001111000011110010”，对应的分路码在一帧期间内为“11110000”、“11110000”、“11110000”、“11110010”）图7-28四路数字复接基带传输系统的时序仿真波形7.5

PPM（脉位调制）基带系统的建模与设计7.5.1

PPM基带系统的模型产生脉冲位置调制的方法很多，本章介绍一种最简单的PPM调制与解调系统。该PPM基带系统模型如图7-29所示。图中的PPM调制部分由串并变换、二进制分频器、比较器和窄脉冲形成器构成；PPM解调部分由整形电路、时钟提取电路和脉冲位置检测电路和译码器构成。图中的每个模块将在后面作具体介绍。图7-29PPM基带系统模型7.5.2

PPM信号产生的原理图7-29的串并变换器相当于一个二进制加法器。设输入信号为a，两位输出信号为o1和o2。其a与a相加的功能如表7-1所示。

图7-29中的二进制分频器是4分频器，输出高低两位二进制信号。比较器用于比较分频器输出的高位与加法器的高，以及分频器的低位与加法器的低位，当它们相同时则输出为“1”，否则为“0”。由于分频器的2位输出对应四种状态（00、010、10、11），每种状态是依次先后输出的，即不同的状态对应不同的时间位置，而串并变换器输出两种状态，且串并变换器输出的两种状态（00、10）与分频器的四种状态（00、01、10、11）中的两种状态相同，因此，比较器只有在分频器输出两种状态（00、10）的情况下才输出为“1”，其它情况输出为“0”，又由于在分频器的一个分频周期内只输出四个不同的状况，那么在一个分频周期内，比较器只输出一个“1”脉冲。该脉冲的起始位置根据信码的电平不同而变化。这样就可得到随信码的电平不同输出脉冲起始位置不同的输出信息。脉冲形成器是通过一个D触发器对比较器的输出信号进行一个时钟周期的延迟，并反相后再与比较器的输出信号相与，即可得到窄脉冲PPM信号。7.5.3

PPM信号产生的各功能模块的VHDL程序设计1.加法器（串并变换）的程序设计--文件名：jiafaqi;功能：串并变换LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYjiafaqi_1ISport(a:instd_logic;o1,o2:outstd_logic);endentityjiafaqi_1;architecturefh1ofjiafaqi_1isbegino1<=(aora)AND(aNANDa);o2<=NOT(aNANDa);endarchitecturefh1;2.分频器的程序设计--文件名：fenpin；功能：二进制分频，两位输出libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;entityfenpinisport(clk:instd_logic;outp0,outp1:outstd_logic);endfenpin;

architecturebhoffenpinisbeginprocess(clk)variablesum:std_logic_vector(2downto0);beginifrising_edge(clk)then

sum:=sum+'1';outp0<=sum(0);outp1<=sum(1);ifsum=4thensum:="000";endif;endif;endprocess;endbh;3.比较器的程序设计--文件名：bijiaoqi_1；功能：将加法器和分频器的输出信号的高低对应位进行比较LIBRARYIEEE;USEIEEE.STD_LOGIC_1164.ALL;ENTITYbijiaoqi_1ISport(a1,a2,b1,b2:instd_logic;m:outstd_logic);endentitybijiaoqi_1;architecturefm1ofbijiaoqi_1issignalzdf1,zdf2:std_logic;beginprocess(a1,a2,b1,b2)begin

zdf1<=a1xorb1;zdf2<=a2xorb2;ifzdf1='0'andzdf2='0'thenm<=notzdf1;elsem<='0';

endif;endprocess;endarchitecturefm1;4.脉冲形成器的程序设计--文件名：PULSEf；形成窄脉冲的PPM信号LIBRARYieee;USEieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;ENTITYPULSEfIS--脉冲形成器port(clk4,bj:instd_logic;out4:outstd_logic);endentityPULSEf;ARCHITECTUREMMOFPULSEfISCOMPONENTdjhandPORT(a,b:INSTD_LOGIC;O:OUTSTD_LOGIC);ENDCOMPONENTdjhand;COMPONENTdjhnand

PORT(a:INSTD_LOGIC;o:OUTSTD_LOGIC);ENDCOMPONENTdjhnand;COMPONENTdjhlatch

PORT(d,ena:INSTD_LOGIC;q1:OUTSTD_LOGIC);ENDCOMPONENTdjhlatch;SIGNALg,e:std_logic;beginm1:djhandportmap(a=>bj,b=>e,o=>out4);m2:djhnandportmap(a=>g,o=>e);m3:djhlatchportmap(d=>bj,q1=>g,ena=>clk4);ENDARCHITECTUREMM;

LIBRARYieee;USEieee.std_logic_1164.all;ENTITYdjhnandIS--非门

PORT(a:INstd_logic; o:OUTstd_logic);ENDentitydjhnand;ARCHITECTUREoneOFdjhnandISbegino<=NOTa;ENDarchitectureone;

LIBRARYieee;USEieee.std_logic_1164.all;ENTITYdjhlatchIS--D触发器

PORT(D,ena :INstd_logic; q1:OUTstd_logic);ENDentitydjhlatch;ARCHITECTUREoneOFdjhlatchISsignalsig_save:std_logic;BEGINprocess(d,ena)begin ifena'eventandena='1'then

sig_save<=d;endif;q1<=sig_save;endprocess;ENDarchitectureone;LIBRARYieee;USEieee.std_logic_1164.all;ENTITYdjhandIS PORT(a,b :INstd_logic; o:OUTstd_logic);ENDentitydjhand;ARCHITECTUREoneOFdjhandISbegino<=aANDb;ENDarchitectureone;5.PPM产生器的顶层电路图与时序仿真PPM信号产生器的VHDL设计顶层电路图模型如图7-30所示。图中包括上述的加法器、分频器、比较器、脉冲形成器以及整形电路几大部分。其中的D触发器的作用是对已产生的PPM信号进行整形，避免出现冒险现象（毛刺），而图中的其它部分已经作了介绍。根据图7-30和上述的设计程序，得到PPM产生器的时序仿真波形如图7-31所示。图中：DATAIN——信码输入；CLK——时钟输入；PPMOUT——PPM信号输出。图7-30PPM信号产生器的VHDL设计顶层电路图图7-31PPM产生器的时序仿真波形7.5.4

PPM信号解调器的建模与程序设计1.PPM信号解调器的电路模型与原理图7-32所示的是PPM信号解调器的电原理图模型。它包括整形电路、最长脉冲位置检测电路、最短脉冲位置检测、相加器和译码器等部分。图中没有画出时钟信号提取电路。根据上述的PPM信号产生原理，若图7-31中的数据信号在连“1”或连“0”期间，PPM信号的间距为4个时钟周期，而当数据信号从“0”变为“1”的过渡阶段，表示“0”的PPM脉冲与表示“1”的PPM脉冲的间距为5个时钟周期；当数据信号从“1”变为“0”的过渡阶段，则表示“1”的PPM脉冲与表示“0”的PPM脉冲的间距为1个时钟周期。

因此，我们可根据PPM脉冲的不同间距来判断数据信号的“0”和“1”的变化，并依此作为PPM信号的解调依据。图7-32中的整形电路由D触发器和反相器组成，其功能是对接收的PPM信号进行整形。图中的最长脉冲位置检测模块的功能是先将PPM信号进行倒相，这样，原PPM窄脉冲由高电平变为低电平，而原来的低电平则变为高电平，利用低电平对一个计数器进行清零，利用高电平对时钟进行计数，只有当计数器的计数值为5，即PPM序列中的最大间距时输出高电平，而其它情况下为低电平。这样就把数据信号从“0”到“1”的位置检测出来（相对位置）。

对于最短脉冲间距的检测，我们可利用移位的方法来检出。其基本原理是：将PPM序列延迟两个时钟周期后，发现原PPM序列中除了最短脉冲间距位置的第二个脉冲与延迟后的PPM序列的最短间距的第一个脉冲是对齐的外，其它脉冲不对齐，于是可用与门将它们区分开来，从检测出最短脉冲位置的信号。考虑到只检测出数据“0”、“1”变化的PPM位置信号，还不能代表实际的数据信号的“0”、“1”变化的位置，因此我们可将检出的最短脉冲位置信号再进行延迟移位，然后与检出的最长脉冲位置信号进行相加，即可得到反映数据信号真实跳变的位置信息。图中的译码器是由D触发器构成的T触发器。它实现将数据信号的高低电平跳变的信息转换成电平变化的数据信号。为了清楚地