大规模现场可编程逻辑器件

大规模现场可编程逻辑器件第一页，共六十三页，2022年，8月28日2.1大规模现场可编程逻辑器件的基本分类1.按生产公司：

1)Xilinx公司2)Altera公司3)Actel公司4)Lattice公司2.按元胞结构：

1)细粒度2)中粒度3)粗粒度3.按功能特性：

1)全数字可编程逻辑器件

2)系统即可编程逻辑器件

3)模拟/混合信号可编程逻辑器件4.按编程原理：

1)SRAMFPGA2)EPROM/E2PROM/FLASHCPLD3)反熔丝FPGA

第二页，共六十三页，2022年，8月28日2.2基于SRAM编程的现场可编程逻辑器件

2.2.1SRAMFPGA的基本结构与工作原理

1.基本的SRAMFPGA编程原理即通过芯片内阵列分布的SRAM的不同的加电配置，来决定各部分的逻辑定义。优点：①可以重复编程；②芯片价格低；③不需要专门的编程器。缺点：①断电，SRAM的数据就会丢失，故需要外附一个PROM或EPROM，增加使用成本和体积。②采用大量的传输门开关，影响了芯片信号传递速度，限制了系统的使用频率。第三页，共六十三页，2022年，8月28日

图2-3FPGA结构原理图

2.基本的SRAMFPGA的整体结构主要3部分：可配置逻辑块CLB(ConfigurableLogicBlock)、可编程输入／输出模块IOB(Input/OutputBlock)、可编程内部连线PI(ProgrammableInterconnect)。第四页，共六十三页，2022年，8月28日图2-4简化的FPGACLB结构

a.CLB的结构与原理包括3个查找表（LUT），两个触发器，两组信号多路选择器。

第五页，共六十三页，2022年，8月28日图2-7基本FPGAIOB的简化功能框图

b.IOB的结构与原理用户可配置的输入输出块（IOB）为芯片外部封装引脚和内部逻辑连接提供接口。每个IOB控制一个封装引脚，可配置成输入口、输出口或是双向信号口。图2-7是一个Spartan-XL系列FPGAIOB的简化功能图。第六页，共六十三页，2022年，8月28日图2-9基本的FPGACLB布线通道

c.PI的结构原理

FPGA的布线通道主要包括CLB布线通道、IOB布线通道、全局网络和缓冲器。

第七页，共六十三页，2022年，8月28日可编程开关矩阵（PSM）的开关由晶体管完成，每个水平连线和垂直连线的交汇处有6个晶体管，用于实现信号的连接。第八页，共六十三页，2022年，8月28日

(2)IOB布线通道IOB布线通道形成一个环，围绕在CLB阵列的四周，用于连接I/O口与CLB。Spartan系列FPGA还有附加的绕IOB的布线通道，称为Versa环。其中包括8条双长线和4条长线。(3)全局网络和缓冲器该系列FPGA中有精细的全局网络。这些网络用于对时钟信号和其他高扇出的控制信号进行布线，使信号失真最小。缓冲器使信号延迟最短，偏移最小，增强布线的灵活性。第九页，共六十三页，2022年，8月28日

2.2.2典型的SRAMFPGA产品

1.XilinxSpartan-Ⅱ系列FPGA1）概述

Spartan-Ⅱ系列FPGA是Xilinx公司生产的代替ASIC的第二代产品。该系列FPGA有多达5292个逻辑元胞及20×105个系统门，采用基于VirtexTM结构的流水线新结构，片内含有嵌入式RAM，并采用先进的0.22/0.18μm半导体工艺，6层板结构，可实现不限量的可重复编程。

Spartan-Ⅱ系列FPGA具有系统级特性。该系列FPGA芯片采用低压布线结构;片内含有丰富的寄存器/锁存器、时钟使能信号、同步、异步置位/复位信号;为增强时钟控制，提供了4个主要的全局低偏移时钟分配网络，以及24个次全局网络；有两种类型的片上随机存取内存（SelectRAMTM）：块状RAM和分布式RAM。为满足高速运算设计的进位逻辑提供精确的乘法器，以适应各种PCI的应用。

第十页，共六十三页，2022年，8月28日

2）结构原理（1）总体结构描述

Spartan-Ⅱ系列FPGA的基本结构主要包括5个可配置部分：①可配置逻辑块（CLB），用于实现大部分逻辑功能；②可编程的输入输出块（IOB），提供封装引脚与内部逻辑之间的连接接口；③丰富的多层互连结构；④片上随机存取内存；⑤DLL时钟控制块。第十一页，共六十三页，2022年，8月28日图2-10Spartan-Ⅱ系列FPGA的基本结构原理框图第十二页，共六十三页，2022年，8月28日图2-11Spartan-Ⅱ系列FPGACLB一个单元的原理框图

（2）可配置逻辑块（CLB）

构成CLB的基本结构是逻辑元胞（LC）。一个LC包括一个4输入的函数发生器、进位逻辑和一个存储部分。第十三页，共六十三页，2022年，8月28日图2-12Spartan-Ⅱ系列FPGA的IOB结构（3）可编程输入/输出块（IOB）第十四页，共六十三页，2022年，8月28日图2-13Spartan-Ⅱ系列FPGA的I/O组第十五页，共六十三页，2022年，8月28日（4）布线通道

Spartan-Ⅱ系列FPGA的布线通道主要包括可编程的布线矩阵、局域布线、精细布线、全局布线以及时钟布线网络和I/O布线等丰富的布线资源。①可编程的布线矩阵这是一条最长的延迟线，它给出了设计最坏情况下的速度门限。②局域布线图2-14给出了Spartan-Ⅱ系列FPGA的局域布线框图。其中给出了3种连接方式：

·LUT、触发器和GRM之间的连接线；

·内部的CLB回读路径，提供了在同一个CLB内与LUT的高速连接；

·直接路径，为水平相邻的CLB之间提供了高速连接。第十六页，共六十三页，2022年，8月28日图2-14Spartan-Ⅱ系列FPGA的局域布线框图第十七页，共六十三页，2022年，8月28日图2-15与精细水平总线连接的BUFT③精细布线一些信号需要精细的布线资源以增强其性能。在Spartan-Ⅱ系列FPGA的结构中，精细布线资源为一些两种信号提供布线：水平布线资源为片上三态总线提供布线。在每一行的CLB，有4条可分离的总线，因此，在一行中有多条总线（见图2-15）;

每个CLB中有两个精细布线网格，它们将进位信号与相邻的CLB垂直相连。第十八页，共六十三页，2022年，8月28日图2-16全局时钟分布网络④全局布线资源和时钟分布网络全局布线资源主要用于时钟信号和其他有大扇区的信号布线。第十九页，共六十三页，2022年，8月28日

3）Spartan-Ⅱ系列FPGA的先进结构（1）块状RAM块状RAM是一个完全同步的有4096bit的双端RAM，其中每一端都有独立的控制信号，可独立配置两个端口的数据宽度，如图所示。第二十页，共六十三页，2022年，8月28日（2）延迟锁相环（DLL）

与Spartan（5.0V）系列相比，Spartan-Ⅱ系列FPGA增加了延迟锁相环电路。因为输入的时钟信号通过逻辑门电路或传输线时，造成时钟信号延迟，引起时序上的混乱，采用DLL电路以保证输入的时钟信号与芯片内部时钟信号上升沿或下降沿同步，有效地消除了时钟分配时的延迟。。DLL可使时钟信号按倍频，或使时钟信号按1.5、2、2.5、3、4、5、8、16分频输出。一般采用锁相环PLL,或延迟锁相环DLL电路。第二十一页，共六十三页，2022年，8月28日PLL电路的原理结构图

DLL电路的原理结构图

第二十二页，共六十三页，2022年，8月28日Spartan-Ⅱ系列FPGA的DLL电路采用了一些数字电路的延迟元件作为可调整的延迟线电路第二十三页，共六十三页，2022年，8月28日DLL电路与芯片内部的连接第二十四页，共六十三页，2022年，8月28日

2.2.3基本的SRAMFPGA的编程原理在现场可编程集成电路的应用设计中，针对具体目标器件，需要不同的编程方式来实现目标数字系统的下载。对于SRAMFPGA，通常使用在系统可重配置技术ISR(InSystemReconfiguration)编程技术。具备ISR功能的器件可直接在目标系统中或印制电路板上通过数据下载电缆配置和重新配置，无需专门的编程器。因为ISR器件是基于SRAM编程技术，故系统掉电后，芯片的编程信息会丢失。具有ISR功能的FPGA器件采用了SRAM制造工艺，由SRAM存储配置数据，亦称作SRAM现场可编程门阵列。这一特征使得相应FPGA器件在掉电时(或工作电压低于额定值时)将丢失所存储的信息。采用这类FPGA的数字系统在每次接通电源后，必须首先对该器件的SRAM加载数据，即重新装入器件功能配置数据。FPGA芯片所具有的逻辑功能将随着置入的配置数据的不同而不同。配置器件的过程与ISP相似，也是在用户的目标系统或印制电路板上进行的，故称在系统可重配置(或重构)技术。第二十五页，共六十三页，2022年，8月28日表2-6配置模式表配置模式：指FPGA用来完成设计时的逻辑配置和外部连接方式。逻辑配置：指经过用户设计输入并经过开发系统编译后产生的配置数据文件，将其装入FPGA芯片内部的可配置存储器的过程，简称为FPGA的下载。第二十六页，共六十三页，2022年，8月28日图2-33主动和从动的串行模式电路图

1.主动和从动的串行模式第二十七页，共六十三页，2022年，8月28日图2-34从动并行模式电路图

2.从动并行模式第二十八页，共六十三页，2022年，8月28日

3.边界扫描模式在采用边界扫描模式来对FPGA器件配置或回读配置数据时，不需要使用非专用脚，仅需通过器件固有的基于IEEE1149.1的测试端TAP即可进行。通过TAP进行数据配置时，需要采用专门的CFG-IN指令，这个指令可把到达TDI的输入数据转换成内部配置总线的数据包。

(1)载入CFG-IN指令进入边界扫描指令寄存器(IR)，并进入移位数据寄存器(SDR)；

(2)将标准配置数据串移至TDI端，并回到测试运行闲置(RTI)状态；

(3)载入RSTART指令进入IR，并进入SDR状态；

(4)启动时钟序列TCK(该序列长度是可编程的)后再回到测试运行闲置(RIT)状态。第二十九页，共六十三页，2022年，8月28日2.3基于EPROM/E2PROM/FlashMemory的现场可编程逻辑器件与SRAMFPGA相比，EPROM/E2PROM/FlashMemoryCPLD的主要特征是：基于宽位的乘积项（ProductTerm）阵列输入结构，基于非挥发的EPROM/E2PROM/FlashMemory开关编程原理，功能复杂的可编程逻辑块，集中布线的布线池等。采用这种结构的PLD芯片有：Altera的MAX7000、MAX3000系列（E2PROM工艺）,Xilinx的XC9500系列（Flash工艺）和Lattice、Cypress的大部分产品（E2PROM工艺）。第三十页，共六十三页，2022年，8月28日

2.3.1EPROM/E2PROM/FlashMemoryCPLD的基本结构和工作原理

1.基于宽位输入的乘积项（ProductTerm）的PLD原型结构（以MAX7000为例，其他型号的结构与此都非常相似）

这种PLD可分为三块结构：以宏单元（Marocell）阵列组合的逻辑阵列模块（LAB），可编程连线（PIA）和I/O控制块。

宏单元是PLD的最基本元胞，由它来实现基本的逻辑功能。第三十一页，共六十三页，2022年，8月28日图2-35基于宽位输入的乘积项的PLD内部结构第三十二页，共六十三页，2022年，8月28日图2-36宏单元结构2.基本元胞——宏单元第三十三页，共六十三页，2022年，8月28日

3.扩展乘积项（ExpenderProductTerms）尽管大多逻辑函数能够用每个宏单元中的5个乘积项实现，但某些逻辑函数比较复杂，要实现它们，需要附加乘积项。利用扩展项可保证在实现逻辑综合时，用尽可能少的逻辑资源，得到尽可能快的工作速度。1）共享扩展项每个LAB有16个共享扩展项。共享扩展项就是由每个宏单元提供一个未使用的乘积项，并将它们反相后反馈到逻辑阵列，便于集中使用。每个共享扩展乘积项可被LAB内任何(或全部)宏单元使用和共享，以实现复杂的逻辑函数。采用共享扩展项后会增加一个短的延时。2）并联扩展项并联扩展项是一些宏单元中没有使用的乘积项，并且这些乘积项可分配到邻近的宏单元去实现快速复杂的逻辑函数。并联扩展项允许多达20个乘积项直接馈送到宏单元的或逻辑，其中5个乘积项是由宏单元本身提供的，15个并联扩展项是由LAB中邻近宏单元提供的。第三十四页，共六十三页，2022年，8月28日图2-37简单电路举例4.基于宽位乘积项输入结构PLD的逻辑实现原理

下面以一个简单的电路为例,具体说明PLD是如何利用以上结构实现逻辑的。

第三十五页，共六十三页，2022年，8月28日图2-38PLD实现组合逻辑f

假设组合逻辑的输出(AND3的输出)为f，则f=(A+B)·C·D=A·C·D+B·C·D=f1+f2第三十六页，共六十三页，2022年，8月28日

2.3.2典型的EPROM/E2PROM/FlashMemoryCPLD产品

1.XilinxXC9500系列CPLD1）概述

XC9500系列CPLD采用了ISP技术。采用ISP技术之后，器件编程不再需要硬件器件，只需一根下载电缆和器件的编程接口相连下载软件即可实现。可提供10000次以上编程/擦除周期。该系列CPLD的宏单元数从36个到288个；器件封装的引脚数从44个到352个。

XC9500系列CPLD共分为5.0V、3.3V和2.5V三种系列。

2）XC9500XL系列CPLD的结构原理每一个XC9500XL系列CPLD由多个功能块（FB）和I/O块（IOB）组成，可用开关矩阵FastCONNECTⅡ完全互连。第三十七页，共六十三页，2022年，8月28日图2-42XC9500XL结构框图第三十八页，共六十三页，2022年，8月28日图2-43XC9500XL功能块结构框图

（1）功能块（FB）每个功能块均由18个独立的宏单元构成。第三十九页，共六十三页，2022年，8月28日图2-44XC9500XL功能块中的宏单元的结构框图

（2）宏单元第四十页，共六十三页，2022年，8月28日图2-45宏单元的时钟和置位/复位第四十一页，共六十三页，2022年，8月28日图2-46乘积项分配器逻辑框图

（3）乘积项分配器(PTA)第四十二页，共六十三页，2022年，8月28日图2-47宏单元逻辑使用直接乘积项原理框图第四十三页，共六十三页，2022年，8月28日图2-48具有15个乘积项的乘积项应用框图

第四十四页，共六十三页，2022年，8月28日图2-49

跨几个宏单元的乘积项分配原理框图

第四十五页，共六十三页，2022年，8月28日图2-50开关矩阵FastCONNECTⅡ的结构框图

（4）开关矩阵FastCONNECTⅡ第四十六页，共六十三页，2022年，8月28日图2-51I/O块和输出使能结构框图

（5）I/O块第四十七页，共六十三页，2022年，8月28日

2.AlteraMAX7000系列CPLD1）概述

MAX7000系列器件是高性能、高密度的CMOSCPLD，在制造工艺上，采用了先进的CMOSE2PROM技术。

2）AlteraMAX7000系列器件的结构原理从结构上看，MAX7000器件包括下面几个部分：（1）逻辑阵列块LAB(LogicArrayBlocks)；（2）宏单元(Macrocells)；（3）扩展乘积项(共享和并联)(ExpanderProductTerms)；（4）可编程连线阵列PIA(ProgrammableInterconnectArray)；（5）I/O控制块(I/OControlBlocks)。第四十八页，共六十三页，2022年，8月28日（1）逻辑阵列块(LAB)MAX7000的结构主要是由逻辑阵列块(LAB)以及它们之间的连线构成的，如图2-35所示。每个LAB由16个宏单元组成，多个LAB通过可编程连线阵列PIA和全局总线连接在一起。（2）宏单元(MC)

每个宏单元由3个功能块组成：逻辑阵列、乘积项选择矩阵和可编程触发器。宏单元的结构如图2-36所示。图2-36中的逻辑阵列实现组合逻辑功能，它可给每个宏单元提供5个乘积项。乘积项选择矩阵用于分配这些乘积项作为到或门和异或门的主要逻辑输入，以实现组合逻辑函数。矩阵中的每个宏单元的一个乘积项可以反相后回送到逻辑阵列，这个可共享的乘积项能够连到同一个LAB中任何其他乘积项上。每个宏单元的触发器可以单独地编程为具有可编程时钟控制的D、T、JK或SR触发器。如果需要，也可将触发器旁路，以实现纯组合逻辑的输出。在设计输入时，用户可以规定所希望的触发器类型。第四十九页，共六十三页，2022年，8月28日图2-53MAX7000S器件的PIA结构（3）可编程连线阵列可编程连线阵列(PIA)是将各LAB相互连接构成所需逻辑的布线通道。PIA能够把器件中任何信号源连到其目的地。所有MAX7000的专用输入、I/O引脚和宏单元输出均馈送到PIA，PIA可把这些信号送到器件内的各个地方。MAX7000的PIA则有固定的延时。因此，PIA消除了信号之间的时间偏移，使得时间性能容易预测。第五十页，共六十三页，2022年，8月28日图2–54为I/O控制块的结构图（4）I/O控制块

I/O控制块允许每个I/O引脚单独地配置为输入、输出和双向工作方式。所有I/O引脚都有一个三态缓冲器，它可以由全局输出使能信号中的一个信号来控制，也可以把使能端直接连到地(GND)或电源(VCC)上。当三态缓冲器的控制端接地(GND)时，输出为高阻态，此时I/O引脚可作为专用输入引脚使用。当三态缓冲器的控制端接高电平(VCC)时，输出使能(即有效)。第五十一页，共六十三页，2022年，8月28日（5）其他功能和特性MAX7000的其他功能和特性包括：①可编程速度／功率控制②器件输出特性设置③设计加密④在系统编程(ISP)第五十二页，共六十三页，2022年，8月28日

2.3.3基本的E2PROM/FlashMemory的编程原理在现场可编程集成电路的应用设计中，针对具体目标器件，需要不同的编程方式来实现目标数字系统的下载。对于E2PROM/FlashFPGA，目前常用ISP（InSystemProgrammability）编程技术。具有ISP功能的器件在下载时无需专门的编程器，可直接在已制成的系统(称为目标系统)中或印制板上对芯片进行编程数据下载。ISP技术为系统设计和制造带了很大的灵活性。目前大多数CPLD芯片均采用ISP编程技术。第五十三页，共六十三页，2022年，8月28日图2–76JTAG下载电缆第五十四页，共六十三页，2022年，8月28日图2-77利用下载电缆编程第五十五页，共六十三页，2022年，8月28日2.4基于反熔丝结构的现场可编程逻辑器件反熔丝单元结构简单，占用芯片面积小，采用这种编程方式的FPGA的工作频率和采用SRAM编程技术的FPGA相当。其主要特点是功耗低、布线通路丰富、逻辑元胞粒度小；其内部有加密位，可防拷贝;抗辐射、抗干扰性能好；且使用时无需附加PROM或EPROM。但其主要的弱点是一次性编程，不可修改，故其成本相对较高。为了弥补这一不足，近年来，一种新型的集高密度、低功耗、非易失性和可重新编程于一身的可编程门阵列已推向市场。第五十六页，共六十三页，2022年，8月28日

2.4.1反熔丝FPGA的基本结构与工作原理

1.基本的反熔丝FPGA的编程原理

ActelFPGA从其物理结构而言与门阵列类同；只是其芯片上已布好丰富的布线资源，线与线之间可以通过融通单元的接点实现连接，并由设计逻辑决定其相互之间的连接关系；硅片的四周分布着I/O模块，I/O模块包围的部分是排成行状的逻辑功能块。逻辑功能块是矩形阵列，形式如图2-78所示。行与行之间是水平布线资源。垂直布线资源穿过逻辑功能块，且与水平布线资源通过融通单元接点相连。第五十七页，共六十三页，2022年，8月28日图2-78逻辑功能块阵列第五十八页，共六十三页，2022年，8月28日图2-79ONO互连技术

图2-80MTM互连技术

反熔丝FPGA结构使用的互连技术有两种：ONO（Oxide-Nitride-Oxide）技术和M2M（Metal-To-Metal）技术。（1）ONO技术适用于ACT、ACT2、ACT3、1200XL、3200DX、40MX、42MX等系列，其基本结构如图2-79所示。

(2）MTM技术适用于Axcelerator、SX-A、eX、SX系列，其基本结构如图2