双稳态触发器和时序逻辑电路

双稳态触发器和时序逻辑电路第1页，共46页，2023年，2月20日，星期三时序逻辑电路与输出状态不仅与输入变量有关，而且还与系统先前的状态有关。时序逻辑电路的特点：①包括组合逻辑电路和具有记忆功能的电路或反馈延迟电路。②输入、输出之间至少有一条反馈路径。触发器是时序逻辑电路的基本单元，是一种具有记忆功能的逻辑电路。能够储存一位二值信号。第一节基本双稳态触发器第2页，共46页，2023年，2月20日，星期三双稳态触发器的特点：⑴具有两个能自行保持的稳定状态；⑵根据不同的输入信号可以置成“1”状态或“0”状态；⑶在输入信号消失后，如果没有新的信号输入，能够保持原状态，直至下一个新的信号输入为止。第3页，共46页，2023年，2月20日，星期三基本R－S

触发器RDSDQ01101100Q0110两个输出端反相，规定Q的状态为触发器的状态。即Q＝0，Q=1时，称触发器为0态，又称复位；Q＝1，Q=0时，称触发器为1态，又称置位。不变*不定RD＝0，SD=1触发器复位为0态，称RD为复位端；RD＝1，SD=0触发器置位为1态，称SD为置位端。＆A＆BQSDRDQRD、SD同为1，触发器保持原状态；RD、SD同为0，触发器状态无法确定，此情况应避免。第4页，共46页，2023年，2月20日，星期三与非门组成的R－S触发器为负脉冲有效。基本R－S触发器的约束条件是

RD＋SD＝1逻辑符号QRDSDQ负脉冲有效基本R－S触发器的优点：结构简单，具有记忆功能。基本R－S触发器的缺点：输出直接受输入控制，具有不定状态。第5页，共46页，2023年，2月20日，星期三第二节钟控双稳态触发器钟控R－S

触发器

JK触发器

D触发器

T′－T触发器触发器逻辑功能的转换触发器应用第6页，共46页，2023年，2月20日，星期三一、钟控R－S

触发器为使触发器能按要求在某一时间翻转，外加一时钟脉冲CP来控制。＆B＆AQQ

SDRD＆C＆DCPRSR

SQn+1

0001101110不定CP=0，CP=1，QnC、D门被封锁；复位端RD、置位端SD负脉冲有效，不受CP控制。第7页，共46页，2023年，2月20日，星期三

CP＝1时，触发器才能翻转。

CP控制触发器的翻转时刻，R、S控制触发器的翻转状态。钟控R－S

触发器为正脉冲有效。逻辑符号钟控R－S触发器的约束条件是

RS＝0QRDSDQS

RC第8页，共46页，2023年，2月20日，星期三例：已知钟控R－S触发器（正脉冲有效）的输入信号RD、R、S波形如图，试画出Q的波形。CPQ1234RSRD第9页，共46页，2023年，2月20日，星期三例：由钟控R－S触发器组成的T′触发器如图所示，可完成计数功能，试分析其逻辑功能。解：R＝Q可见，CP脉冲来一个，触发器翻转一次，即T′触发器可记录CP脉冲个数。要求CP脉冲宽度要小于触发器翻转所需时间，否则在一个CP作用期间，触发器可能翻转多次，即“空翻”。QRDSDQSRC

钟控R－S触发器的CP对触发器的控制是在一个时间间隔内，而不是控制在某一时刻。第10页，共46页，2023年，2月20日，星期三二、主从型JK触发器QQRDSDCPC主触发器JKSSRRC从触发器主从型JK触发器由主触发器和从触发器组成，主触发器和从触发器时钟信号反相.当CP上升沿到来时，主触发器发生翻转，当CP下降沿到来时，从触发器翻转，从而保证在一个CP周期中，触发器的输出只改变一次。显然，输出状态在CP下降沿到达时改变。因此，这种触发器为下降沿触发。第11页，共46页，2023年，2月20日，星期三JKQn+1

0001101101QnQnQQRDSDC主触发器JKSSRRC从触发器复位端RD、置位端SD负脉冲有效，不受CP控制。第12页，共46页，2023年，2月20日，星期三主从型JK触发器将触发器的翻转控制在CP下降沿这一时刻。主从型JK触发器无不定状态，组成计数电路，可克服空翻。主从型JK触发器存在一次翻转的问题。即主触发器在CP＝1期间只能翻转一次，要求J、K状态在CP＝1期间不能变化。逻辑符号负脉冲有效下降沿触发QRDSDQJKC第13页，共46页，2023年，2月20日，星期三例：已知JK触发器（下降沿触发）的输入信号J、K波形如图，试画出Q的波形（Q初始状态为0）。CPQ1234JK第14页，共46页，2023年，2月20日，星期三三、D触发器&1&4&3&2CPDQQDDDSDRD置1阻塞线置0阻塞线置0维持线置1维持线&6&5DQn+1

0101

D触发器仅在CP前沿到达时翻转，是边沿触发器。第15页，共46页，2023年，2月20日，星期三

DCPSDRDQQ逻辑符号

D

触发器无不定状态；克服空翻、一次翻转现象。Q例：试画出D触发器的输出波形（Qn=0）。CPD123

D触发器的输出状态仅取决于CP上升沿到达时刻输入的状态。第16页，共46页，2023年，2月20日，星期三四、T′－T触发器

T′触发器

CPSDRDQQ

T触发器

CPTSDRDQQTQn+1

0Qn

1第17页，共46页，2023年，2月20日，星期三五、触发器逻辑功能的转换

JK→D触发器

JK→T

触发器CPJQKDDJKQn+1

00101101CPJQKTTJKQn+1

000Qn

111Qn第18页，共46页，2023年，2月20日，星期三

D→T′触发器DQC

D→JK触发器JKDQn+1

0001101101QnQn01QnQnDQC&&&&KJ第19页，共46页，2023年，2月20日，星期三例：已知各触发器的初态均为0，A、B、C波形如图，试画出Q波形。JQCP≥1ABCK≥1≥1CPABC

BCK001ABCJ01010111101111011111JKQ第20页，共46页，2023年，2月20日，星期三第三节寄存器数码寄存器移位寄存器第21页，共46页，2023年，2月20日，星期三一、数码寄存器寄存器是用于存放各种数码和指令的时序电路。由N个触发器组成的寄存器，能存储N位二进制代码。按功能分为数码寄存器和移位寄存器。数码寄存器寄存数码时是从存入端同时存入，取出时又同时从取出端取出，所以又称为并行输入并行输出寄存器。第22页，共46页，2023年，2月20日，星期三1011清零寄存取出0000101101001011第23页，共46页，2023年，2月20日，星期三二、移位寄存器移位寄存器按移位方向不同又分为左移、右移和双向移位三种。110100111101第24页，共46页，2023年，2月20日，星期三

74LS194四位双向移位寄存器

74LS164八位串入／并出移位寄存器

74LS395四位移位寄存器常用寄存器集成电路第25页，共46页，2023年，2月20日，星期三第四节计数器异步二进制计数器同步二进制计数器十进制计数器第26页，共46页，2023年，2月20日，星期三计数器是统计输入脉冲个数的逻辑部件。除用于直接计数外，还可以用于定时、分频、产生节拍脉冲以及进行数字运算等等。按计数功能分类加法计数器减法计数器可逆计数器按数制分类二进制计数器二－十进制计数器按触发器翻转次序分类同步式计数器异步式计数器第27页，共46页，2023年，2月20日，星期三一、异步二进制计数器异步二进制加法计数器F1JQCPKQ0Q2F0JQKF2JQKQ10012345670计数顺序等效十进制数Q2Q1Q0000010101111100000111000011J0＝K0＝1J1＝K1＝1J2＝K2＝1CP1＝Q0CP2＝Q112345678状态表第28页，共46页，2023年，2月20日，星期三CP时序图12345678Q2Q0Q1若CP的频率为f0，则Q0、Q1、Q2的频率分别为f0／2，f0／4，f0／8。所以计数器有分频作用。第29页，共46页，2023年，2月20日，星期三一个触发器可表示一位二进制数，N个触发器可表示N位二进制数，构成N位二进制计数器，也可称为2N进制计数器。可计（2N－1）个脉冲，实现2N分频。如：四触发器构成的计数器，称为2N＝16进制计数器。可计15个脉冲，实现16分频。

D触发器构成的异步二进制加法计数器F1QCPDQ0Q2F0QDF2QDQ1第30页，共46页，2023年，2月20日，星期三异步二进制减法计数器F1JQCPKQ0Q2F0JQKF2JQKQ1J0＝K0＝1J1＝K1＝1J2＝K2＝1CP1＝Q0CP2＝Q10076543210计数顺序等效十进制数Q2Q1Q010111101001010000001000112345678后端触发器的CP引自前端的Q,故前端触发器由0→1时，后端才发生翻转。101状态表第31页，共46页，2023年，2月20日，星期三时序图CP12345678Q2Q0Q1思考题：若用D触发器组成异步二进制减法计数器，应如何连接第32页，共46页，2023年，2月20日，星期三二、同步二进制计数器F1JQCPKQ0Q2F0JQKF2JQKQ1＆J0＝K0＝1J1＝K1＝Q0J2＝K2＝Q0Q1翻转条件：Q0＝1，F1翻转Q0Q1＝1，F2翻转触发器在满足翻转条件的情况下，CP脉冲到来时可同时翻转，其速度比异步式快。第33页，共46页，2023年，2月20日，星期三三、十进制计数器F1JQCPKQ0Q2F0JQKF2JQKQ1Q3F3JQK异步十进制计数器J0＝K0＝1J2＝K2＝1J1＝Q3K1＝1J3＝Q2Q1K3＝1CP1＝CP3

＝Q0CP2＝Q1第34页，共46页，2023年，2月20日，星期三00000000101010111010000011000001112345678状态表910010111000000CP

Q3Q2Q1Q0J3=Q2Q1J2=K2=1

J1=Q3J0=K0=1

K3=1

K1=1

CP1＝CP3

＝Q0CP2＝Q101111111111111111111111111111111111111111111111111111111111110000011001111111100第35页，共46页，2023年，2月20日，星期三CP时序图Q2Q0Q112345678910Q3第36页，共46页，2023年，2月20日，星期三同步十进制计数器F1JQCPKQ0Q2F0JQKF2JQKQ1Q3F3JQKJ0＝K0＝1J2＝K2＝Q0Q1J1＝Q0Q3K1＝Q0J3＝Q2Q1Q0K3＝1第37页，共46页，2023年，2月20日，星期三例：在图示电路中，试列出状态表，并分析其逻辑功能。（原状态000）F1JQ1CPKF0JQ0KF2JQ2KJ1＝Q0图示电路为同步计数器K0＝Q1J0＝Q1Q2J2＝Q0Q1K1＝Q2K2＝Q1001101001000111234500CPQ2Q1Q0J2K2J1K1J0K00110000110000001001110011110001006状态表010100000电路为同步六进制计数器第38页，共46页，2023年，2月20日，星期三例：在图示电路中，试列出状态表，并分析其逻辑功能（原状态000）F1JQCPKQ0Q2F0JQKF2JQKQ1J1＝K1＝1J2＝Q0Q1K2＝1J0＝Q2K0＝1CP0＝CP2

＝CPCP1＝Q0图示电路为异步计数器CPQ2Q1Q0J2K2J1K1J0K0状态表000101000011123401011111111111111111111001011110000050电路为异步五进制加法计数器第39页，共46页，2023年，2月20日，星期三第五节集成计数器

T4293T4290第40页，共46页，2023年，2月20日，星期三

T4293（二－八－十六进制计数器）RDJQCP0KQ1Q2RDJQKRDJQKQ0RDJQKCP1&R01R02Q3R01R02

Q3Q2Q1Q0

1100000计数

0计数CP0、CP1为时钟输入端，R01、R02为复位端，当R01＝R02＝11时，计数器清零。GNDQ1123414131211+－++5V1098567T4293R01Q2R02Q0Q3CP0CP1八进制二进制十六进制第41页，共46页，2023年，2月20日，星期三例：用T4293分别接成五、九进制计数器。当用N进制计数器来完成M进制计数功能时(N>M)，将输出端信号反馈到复位端，强迫计数器在顺序计数过程中越过(N－M)个状态。五进制选用CP1为输入，Q3～Q1为输出。000→001→010→011000←100101Q3接R01，Q1接R02Q3Q2Q1＝101，R01＝

R02＝1，复位

Q3Q2Q1Q0

T4293CP1

R02R01CP0九进制

0000→1000计数至1001，复位选用CP0为输入，Q3～Q0为输出。Q3接R02，Q0接R01、CP1，

Q3Q0＝11，R01＝

R02＝1，复位

Q3Q2Q1Q0

T4293CP1

R02R01CP0第42页，共46页，2023年，2月20日，星期三

T4290（二－五－十进制计数器）GNDQ1123