南理工EDA2多功能数字钟设计试验报告（蒋立平）

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EDAⅡ试验报告

--多功能数字钟

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蒋立平2023年3月25日

EDAⅡ试验报告—多功能数字钟设计

摘要

本试验借助于quartusⅡ软件设计一个多功能的数字时钟，具有24小时计时、星期显示、保持、清零、校分校时校星期、整点报时等基本功能，并在此基础上添加了闹钟、音乐闹钟、秒表等附加功能。同时，留有万年历的接口可以便利的进行扩展。.利用quartusⅡ进行相应的设计、仿真、调试，最终下载到SmartSOPC试验系统上验证设计的正确性。

EDAⅡ试验报告—多功能数字钟设计

生1hz的信号来计时。报时电路检测计时电路的小时、分钟，当时间为59分53秒、55秒、57秒时以500hz的频率驱动蜂鸣器，59秒时以1Khz的频率驱动蜂鸣器。时、分、秒的十位和个位、星期通过译码显示电路动态显示。用校时校分保持电路、校星期电路和清零电路来控制基本计时电路。2.2秒表电路原理

脉冲发生电路为秒表电路提供100hz的频率以驱动其分秒位。秒表由模100计数器和模60计数器组成分秒位、秒位和分位。用清零、保持电路来控制秒表电路。

2.3闹钟电路原理

脉冲发生电路提供闹钟电路所需的各种频率。闹钟电路由模60计数器和模2.4计数器组成分位和时位。

通过闹钟里的比较器电路比较设定的时间和计时电路里的当前时间是否一致来决定是否触发音乐电路使得蜂鸣器响。

3数字时钟子模块的设计

3.1基本计时电路的设计3.1.1脉冲发生电路的设计

通过分频电路将试验箱的48Mhz分成1hz（为基本计时电路提供时钟），2hz快速校星期、校时、校分，500hz、1Khz为报时电路提供脉冲。

（1）2分频电路

由D触发器来实现2分频电路仿真结果：

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（2）3分频电路

由74160构成模3计数器实现3分频电路仿真结果：

（3）8分频电路2分频电路进行封装：

由3个2分频电路级联实现8分频电路

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仿真结果：

（4）24分频电路

由3分频和8分频电路级联实现24分频电路

仿真结果：

（5）10分频电路

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由74160构成模10计数器实现10分频，0、1、2、3、4输出1,5、6、7、8、9输出0，实现1:1的占空比。

卡诺图为：

所得表达式为：

仿真结果：

(6)1000分频电路

由3个10分频的电路级联实现1000分频的电路仿真结果：

输入周期为20ps输出周期为20ns，1000分频，占空比1：1

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（7）脉冲发生电路

仿真结果：

由于仿真周期的限制，只用2ps代替48Mhz，图中读出1Khz的周期96ns,500hz为192ns。

脉冲发生电路进行封装：

3.1.2计时电路的设计（1）模60计数器

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模60计数器由两片74160组成，前面一片为秒或分的个位，后面一片为秒或分的十位。74160为模10计数器，从0000->1001。后面一片通过在0101置数实现从0000->0101。

仿真结果：

qh、ql分别表示模60计数器的十位和个位，在59处有个进位脉冲模60计数器进行封装：

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（2）模24计数器

模24计数器由两片74160组成，前后两片分别表示个位和十位。并且通过qh[2]、ql[2]、ql[1]、en相与非完成置数和进位。

仿真结果：

qh、ql分别表示模24的十位和个位，在23处有个进位脉冲模24计数器进行封装：

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（3）模8计数器

模8计数器由一片74160组成，用了两次置数分别是在0110处置成1000,1000处置成0001。

卡诺图为：

所得表达式为：QDQCQB

仿真结果：

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模8计数器进行封装：

（4）星期计时器

星期计时器由模8计数器组成仿真结果：

xq4、xq3、xq2、xq1分别表示从高位到低位，可以看出图中有两个周期，从0001到0110，再跳到1000，再跳回0001.

（5）报时电路

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仿真结果：

fh3、fh1、fl4、fl1、mh3、mh1、ml分别表示分十位第2位，分十位的第4位，分个位的第1位，分个位的第4位，秒十位的第2位，秒十位的第4位，秒个位，图中表示59分59秒，报时输出确是跟着1Khz同步。

（6）计时电路

模60计数器分别表示秒位和分位，模24计数器表示十位计数器

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仿真结果：

xq、sh、sl、fh、fl、mh、ml分别表示星期、时十位、时个位、分十位、分个位、秒十位、秒个位。baoshi表示报时信号。为了能够看到23:59:59,500hz、1Khz设为1hz的1倍和2倍，但不影响仿真的结果。可以看出计时是正确的，同时在59分53秒、55秒、57秒为500hz报时，59秒为1Khz报时。

计时电路进行封装：

（7）译码显示电路

8421BCDSLSHMLMHHLHHwe0DIG0DIG1DIG2DIG4DIG1DIG024选4MUX8421BCD显示译码器7447abcdefgDIG2DIG3A2A1A0CLK2计数器译码器DIG3DIG4DIG5DIG6DIG7DIG574138DIG6DIG7

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显示电路由数据选择器74151、译码器74138、显示译码器7447、计数器和数码显示管组成。由于每一位数需要四位二进制码来表示，所以需要选用四片74151数据选择器。为了实现动态显示则必需有一个模7计数器，为了便利后面的扩展。不妨用模8计数器亦不会影响计时电路的显示。应选择74161作为计数器，低三位作为数据选择器和74138译码器的输入。而74138译码器输出接到数码管的使能端。74161以1Khz的频率工作。由于人眼的滞留效应，会觉得8个数码管一直是亮的。以此来实现动态显示。

译码显示电路进行封装：

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（8）基本计时电路的控制电路校时校分保持电路

校时校分保持电路进行封装：

清零电路

清零电路进行封装：

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消颤电路

由D触发器构成消颤电路，利用D触发器锁存开关的动作信号，并避免颤抖。消颤开关组

对保持开关、清零开关、校星期校时校分开关进行消颤。仿真结果：

图中kbaoi、kbaoo分别表示保持开关的输入和输出，可以看出但kbaoi有

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输入时，kbaoo就以两倍周期输出。可见，消颤电路是正确的。其他如kclri、kclro、kfi、kfo、ksi、kso、kxqi、kxqo分别表示清零、校分、校时、校星期开关的输入和输出。

（9）基本计时电路电路图

仿真结果：

图中xqshslfhflmhml分别表示星期、小时、分钟、秒，baoshi表示报时，可以看出计时功能正常，报时功能正常。这里的500hz和1Khz也是为了能够进行仿真而设的，并非真正相对1hz而言的。不过，这样的假设并不影响仿真结果的正确性。3.2闹钟电路的设计

3.2.1闹钟定时与计时校时校分复用电路

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图中的仿真结果表示数字时钟的闹钟功能正常

图中的仿真结果表示校星期和计时功能正常

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图中的仿真结果表示校时校分/定时功能正常

图中的仿真结果表示秒表的计时和保持功能正常多功能数字时钟的总电路：

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5程序下载、仿真与调试

编译好的程序经过管脚设定后即可下载到FPGA芯片进行调试。管教设定如下：

6试验总结与感想

6.1试验出现的问题小结

1.quartusⅡ软件、VHDL语言去年的暑假我已经自学过了，当时也做过几个试验，不过都是电脑仿真，没有真正下载到试验板上进行调试。EDA试验之前，我用周末的时间做好了数字时钟的基本计时功能，当时数字钟已有计时功能、整点报时和星期显示，且仿真结果均正确。但是，周二第一次将程序下到试验箱的时候。结果却是错的，出现不依照正确的顺序计时。不过，倒是可以通过试验结果找出可能出现错误的地方。这是让我觉得收获很大的经验。计时时，数码管是可以比较正确显示数字的，说明错误不在显示模块。另外，还未进行控制就出现错误，所以也不会是控制模块出问题。最终确定最有可能出现错误的模块是计数模块。查看后发现问题出现在计时电路没有共用同一个时钟，是异步方式工作的。周一的时候老师就有提过应当让计时模块共用同一个时钟。当时，我的时钟已经做好，就抱着试一试的想法没去改动。通过这次试验，我觉得做什么事都不应当有这样的想法。不过，犯错查错改错确实让我觉得此次的试验目的达到了。查错

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时我是通过先分后总的想法往下查的，把整个模块独立出来，引入输出端，查看仿真结果。并把计数模块一层一层进行修改。最终，基本计时模块正常工作。

2．不过，此次试验我是先将整体方案定好之后才开始往下做的。也就是说，从一开始我就已经将基本计时模块、闹钟模块、秒表模块都规划好了。如开关的复用、模块和模块之间的大致接口。这让我觉得后面扩展功能时比较简单。试验时看到旁边的同学在为开关复用问题纠结，要对电路进行很大规模的改动。通过比较我觉得做一个项目时不用考虑到很细节的地方，但是你的整体方案应当有，大致几个模块，怎么控制，留出什么接口作为模块间的衔接。这样，就能比较简单的在原来正确的电路上进行扩展新的功能。

3.利用硬件电路实现音乐功能，我专门去查了一下简谱里音调对应的频率。发现音调的频率范围大致在300hz到1500hz之间，硬件电路实现这一块倒不是什么难事。本来想做一个比较简单就能实现各种音乐编辑的模块，音调模块做好了（在clock这个工程下有yindiao这个文件，但是并没有在最终的总电路中用上）。不过，还有个地方时硬件电路搭建比较繁杂的地方，那就是节奏。一首音乐里面的节奏若要用硬件电路搭建是很繁杂的。最终，考虑到时间的因素。忽略了对节奏的考虑。

6.2试验感想

这次EDA试验是我第一次独立完成可编程规律器件的使用。个人觉得试验中用原理图来实现整个方案而不是用VHDL，可以让我们比较简单理解可编程规律器件的工作原理。虽然，后面正在的开发设计工作大部分都是用VHDL（