第6章时序逻辑电路33264演示

（优选）第6章时序逻辑电路33264ppt讲解现在是1页\一共有85页\编辑于星期日6.1

概述2现在是2页\一共有85页\编辑于星期日组合逻辑电路：t时刻输出仅与t时刻输入有关，

与t以前的状态无关。时序逻辑电路：t时刻输出不仅与t时刻输入有关，

还与电路过去的状态有关。一、组合逻辑电路和时序逻辑电路的区别1、从逻辑功能上看3现在是3页\一共有85页\编辑于星期日组合逻辑电路组合逻辑电路的框图时序逻辑电路框图存储电路主要由触发器构成4现在是4页\一共有85页\编辑于星期日X——外部输入Y——外部输出Z——触发器的控制输入Q——触发器的状态输出时序电路的结构：1）由组合电路和存储电路（触发器）构成；2）触发器的状态与电路的输入信号共同决定了电路的输出。一个时序电路可以没有组合电路部分，但是不能没有存储电路。5现在是5页\一共有85页\编辑于星期日2、从电路结构上看3、从功能描述上看组合电路不含存储信息的触发器等元件。时序电路一定含有存储信息的元件——触发器。6现在是6页\一共有85页\编辑于星期日7二、时序逻辑电路的形式1、Moore型输出仅与存储电路的现态Q有关，而与当前输入无关。2、Mealy型输出不仅与存储电路的现态Q有关，而且还与当前输入有关。现在是7页\一共有85页\编辑于星期日8三、时序逻辑电路的分类现在是8页\一共有85页\编辑于星期日96.2

时序逻辑电路的分析方法现在是9页\一共有85页\编辑于星期日10一、分析步骤异步现在是10页\一共有85页\编辑于星期日11二、分析举例☆同步时序电路分析1、无外部输入的时序电路例1

试分析图示电路，并画出状态图和时序图。现在是11页\一共有85页\编辑于星期日121）时钟方程CLK1=CLK2=CLK（对同步电路可省去）2）驱动方程（输入方程）3）状态方程由JK特性方程：Q*=JQ’+K’Q可得各触发器的次态表达式——状态方程现在是12页\一共有85页\编辑于星期日134）状态转换表（依次设初态，求次态）5）状态图主循环无效状态电路具有自启动能力现在是13页\一共有85页\编辑于星期日146）波形图功能：同步三进制计数器，有自启动能力现在是14页\一共有85页\编辑于星期日15例2

试分析图示时序电路的逻辑功能。（带有外部输出Y，触发器为主从JKF-F）现在是15页\一共有85页\编辑于星期日161）时钟方程（略）2）驱动方程（输入方程）现在是16页\一共有85页\编辑于星期日173）状态方程由JK特性方程：Q*=JQ’+K’Q可得各触发器的次态表达式——状态方程4）输出方程现在是17页\一共有85页\编辑于星期日185）状态转换表（依次设初态，求次态）现在是18页\一共有85页\编辑于星期日19状态转换表的另一种形式：现在是19页\一共有85页\编辑于星期日206）状态图现在是20页\一共有85页\编辑于星期日212、有外部输入的时序电路例1

试分析图示时序电路。现在是21页\一共有85页\编辑于星期日221）驱动方程（输入方程）2）输出方程现在是22页\一共有85页\编辑于星期日233）状态方程由T特性方程：得：现在是23页\一共有85页\编辑于星期日244）状态转换表现在是24页\一共有85页\编辑于星期日255）状态图现在是25页\一共有85页\编辑于星期日26例2

试分析图示时序电路。现在是26页\一共有85页\编辑于星期日271）驱动方程（输入方程）2）输出方程3）状态方程现在是27页\一共有85页\编辑于星期日284）状态表现在是28页\一共有85页\编辑于星期日295）状态图现在是29页\一共有85页\编辑于星期日306）波形图设Q=0（初态），加到输入端A、B的波形如图。现在是30页\一共有85页\编辑于星期日31现在是31页\一共有85页\编辑于星期日327）功能分析☆该电路为串行加法器电路A——被加数，B——加数Y——加法和，Q——进位☆波形图表示了两个八位二进制数相加得到

和数的过程。A=01101100，B=00111010，Y=10100110现在是32页\一共有85页\编辑于星期日336.3

时序逻辑电路的设计方法现在是33页\一共有85页\编辑于星期日34一、设计步骤1.设定状态从逻辑功能要求出发，确定输入、输出变量以及电路的状态数。通常取原因（或条件）为输入变量，结果为输出变量。2.画状态图这一步是关键。对每一个需要记忆的输入信息用一个状态来表示，以确定所涉及电路需多少个状态。此时状态用S0、S1、….来表示。现在是34页\一共有85页\编辑于星期日353.状态化简消去原始状态中的多余状态以得到最简状态图。4.状态编码给化简后的状态图中的每一个状态赋以二进制码。二进制码的位数n等于触发器的个数，它与电路的状态数m之间应满足：现在是35页\一共有85页\编辑于星期日365.选触发器类型6.求输出方程、状态方程、驱动方程7.画电路图8.检查自启动能力现在是36页\一共有85页\编辑于星期日37二、设计举例☆Moore型同步时序电路设计例1

试设计一个自然态序、带进位输出端的同步

五进制计数器。解：1）设定状态，作原始状态图现在是37页\一共有85页\编辑于星期日382）状态编码∵M=5，∴取触发器位数n=3现在是38页\一共有85页\编辑于星期日393）编码后状态图4）选触发器类型选用3个下降沿触发的JK触发器现在是39页\一共有85页\编辑于星期日40电路次态/输出（）卡诺图5）求输出方程、状态方程、驱动方程方法一：现在是40页\一共有85页\编辑于星期日41卡诺图的分解现在是41页\一共有85页\编辑于星期日42由卡诺图得状态方程和输出方程：将状态方程变换为JK触发器特性方程的标准形式，就可以找出驱动方程：现在是42页\一共有85页\编辑于星期日43由此可得驱动方程：现在是43页\一共有85页\编辑于星期日44方法二：现在是44页\一共有85页\编辑于星期日45现在是45页\一共有85页\编辑于星期日46现在是46页\一共有85页\编辑于星期日47输出方程：驱动方程：由特性方程得状态方程：检查所设计电路是否具有自启动能力现在是47页\一共有85页\编辑于星期日486）作电路图现在是48页\一共有85页\编辑于星期日497）检查自启动能力由状态方程可得：由此表可以看出，电路具有自启动能力。现在是49页\一共有85页\编辑于星期日508）完整状态图现在是50页\一共有85页\编辑于星期日51例2

试设计一个模可变递增同步计数器，当控制信号X=0时为三进制计数，X=1时为四进制计数。设置一个进位输出端C。解：1）根据题意画状态图现在是51页\一共有85页\编辑于星期日522）状态编码3）编码后状态转换表现在是52页\一共有85页\编辑于星期日53现在是53页\一共有85页\编辑于星期日544）选触发器∵M=4，∴取触发器位数n=2使用两个上升沿触发的D触发器5）求输出方程、驱动方程现在是54页\一共有85页\编辑于星期日55利用D触发器激励表求驱动方程：现在是55页\一共有85页\编辑于星期日566）检查自启动能力由状态方程：得：有自启动能力。7）电路图略现在是56页\一共有85页\编辑于星期日57☆Mealy型同步时序电路设计例：设计一个串行数据检测器，要求连续输入三个或三个以上“1”时输出为1，其余情况下输出为0。设输入变量为X，输出变量为Y用X（1位）表示输入数据用Y（1位）表示输出（检测结果）解：1）设定状态现在是57页\一共有85页\编辑于星期日586.4

若干常用的时序逻辑电路现在是58页\一共有85页\编辑于星期日596.4.1寄存器和移位寄存器一、寄存器1.寄存器的定义——能够暂存数据的部件。寄存器的功能——接受、存放、传送数据。寄存器的组成——触发器及门电路。说明：对寄存器中的触发器只要求它具有置1、置0

的功能即可，因而无论用何种类型的触发器

都可组成寄存器。现在是59页\一共有85页\编辑于星期日602.寄存器的种类1）并行输入寄存器——输入数据可同时送入

寄存器内。2）串行输入寄存器——即“移位寄存器”，数据串行输入，有左移、右移、双向移位。3）静态移位寄存器——由触发器作存储单元，输入的数据可长久保留。4）动态移位寄存器——由电容作存储单元，输入的数据不可长久保留，需刷新。现在是60页\一共有85页\编辑于星期日613.基本寄存器数据并行输入，并行输出。现在是61页\一共有85页\编辑于星期日62四位寄存器——74HC175现在是62页\一共有85页\编辑于星期日63功能表：这种寄存器具有很强的抗干扰能力。现在是63页\一共有85页\编辑于星期日64二、移位寄存器移位寄存器——可以进行移位操作的寄存器。它同时具有寄存和移位两个功能。数字电路中，加减运算用加法器。减法器完成，乘、除运算则用移位以后再加的办法完成。例：求A=1010与B=1101的积。现在是64页\一共有85页\编辑于星期日65演算过程：求几项“部分积”之和现在是65页\一共有85页\编辑于星期日661.分类1）左移——在一个移位命令作用下，寄存器中各位（bit）的信息依次向左移动一位。现在是66页\一共有85页\编辑于星期日67设：输入的代码次序是1011。送数前，先将寄存器清零，然后在4个CLK脉冲的作用下将数据送入寄存器，并可在4个触发器的输出端得到并行输出的代码。现在是67页\一共有85页\编辑于星期日68现在是68页\一共有85页\编辑于星期日692）右移3）双向移位（74LS194）2.应用——数码的串入、并出变换电路电路由两部分组成：①右移寄存器——由触发器组成；②取样电路——由4个与门组成。现在是69页\一共有85页\编辑于星期日70现在是70页\一共有85页\编辑于星期日71CLK脉冲与取样信号的时间关系如图，为保证电路正确工作，取样信号必须与CLK上升沿错开，而且取样脉冲频率是时钟脉冲频率的1/4。即：现在是71页\一共有85页\编辑于星期日72工作原理：每来4个CLK，数据逐位串入，在下一个CLK到来之前，发出一个取样信号，以达到串入、并出目的。现在是72页\一共有85页\编辑于星期日733.74LS194——四位双向移位寄存器1）框图现在是73页\一共有85页\编辑于星期日742）工作方式控制现在是74页\一共有85页\编辑于星期日753）功能这是一种功能较齐全的移位寄存器，具有清零、左移、右移、并行加载、保持五种功能。保持——并行加载——现在是75页\一共有85页\编辑于星期日764）用74194实现左移、右移及并行加载。右移串出现在是76页\一共有85页\编辑于星期日77左移串出现在是77页\一共有85页\编辑于星期日78现在是78页\一共有85页\编辑于星期日795）74194扩展应用（4位—8位）现在是79页\一共有85页\编辑于星期日80三、移位寄存器型计数器环形计数器（m=n）现在是80页\一共有85页\编辑于星期日81例：用74194构成M=3