EDA期末考试试卷习题及答案

EDA期末考试试卷习题及答案

一、单项选择题（30分，每题2分）

1.以下关于适配描述错误的是B

A.适配器的功能是将综合器产生的网表文件配置于指定的目标

器件中，使

之产生最终的下载文件

B.适配所选定的目标器件可以不属于原综合器指定的目标器件

系列

C.适配完成后可以利用适配所产生的仿真文件作精确的时序仿

真

D.通常，EDAL软件中的综合器可由专业的第三方EDA公司提

供，而适配器则需由FPGA/CPLD供应商提供

2.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）

包括实体

与结构体两部分，结构体描述D。

A.器件外部特性B.器件的综合约束

C.器件外部特性与内部功能D.器件的内部功能

3.下列标识符中，B是不合法的标识符。

A.StateOB.9moonC.Not_Ack_OD.signail

4.以下工具中属于FPGA/CPLD集成化开发工具的是D

A.ModelSimB.SynplifyPro

C.MATLABD.QuartusII

5.进程中的变量赋值语句，其变量更新是A。

A.立即完成B.按顺序完成

C.在进程的最后完成D.都不对

6.以下关于CASE语句描述中错误的是A

A.CASE语句执行中可以不必选中所列条件名的一条

B.除非所有条件句的选择值能完整覆盖CASE语句中表达式的

取值，否则最末一个条件句的选择必须加上最后一句“WHEN

OTHERS=><顺序语句）”

C.CASE语句中的选择值只能出现一次

D.WHEN条件句中的选择值或标识符所代表的值必须在表达式

的取值范围

7.以下哪个程序包是数字系统设计中最重要最常用的程序包B

A.STD_LOGIC_ARITH

B.STD_L0GIC_1164

C.STD_LOGIC_UNSIGNED

D.STD_LOGIC_SIGNED

8.基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文

本输入一A综合一适配一时序仿真一编程下载一硬件测试。

A.功能仿真B.逻辑综合C.配置D.引脚锁定

9.不完整的IF语句，其综合结果可实现D

A.三态控制电路B.条件相或的逻辑电路

C.双向控制电路D.时序逻辑电路

10.下列语句中，属于并行语句的是A

A.进程语句B.IF语句C.CASE语句D.FOR语11.综合是

EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表

示转化成另一种表示的过程；在下面对综合的描述中，C是错误

A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD

的

结构相映射的网表文件

B.综合可理解为，将软件描述与给定的硬件结构用电路网表文

件表示的射过程，并且这种映射关系不是唯一的

C.综合是纯软件的转换过程，与器件硬件结构无关

D.为实现系统的速度、面积、性能的要求，需要对综合加以约

束，称为综合约束

12.CPLD的可编程是主要基于什么结构D。

A.查找表(LUT)B.ROM可编程

C.PAL可编程D.与或阵列可编程

13.以下器件中属于Altera公司生产的是B

A.ispLSI系列器件B.MAX系列器件

C.XC9500系列器件D.Virtex系列器件

14.在VHDL语言中，下列对时钟边沿检测描述中，错误的是D

A.ifelk'eventandelk='1'thenB.ifelk*stableand

notelk='1*t

C.ifrising_edge(elk)thenD.ifnotelk'stableandelk

='I'15.以下关于状态机的描述中正确的是B

A.Moore型状态机其输出是当前状态和所有输入的函数

B.与Moore型状态机相比，Mealy型的输出变化要领先一个

时钟周期C.Mealy型状态机其输出是当前状态的函数

D.以上都不对

二、EDA名词解释，写出下列缩写的中文含义(10分，每题2

分)

1.FPGA：现场可编程门阵列

2.HDL：硬件描述语言

3.LE：逻辑单元

4.FSM：有限状杰机

5.SOPC：可编程片上系统

三、程序填空题(20分，每空2分)

以下是一个模为60(0~59)的8421BCD码加法计数器VHDL描

述，请补充完整

LIBRARYIEEE；

Use；

ENTITYtaIS

PORT(CLK：INSTD_LOGIC；

SHI：OUTINTEGERRANGE0TO9；

GE：OUTINTEGERRANGE0TO9)；

END；

ARCHITECTUREbhvOFtaIS

SIGNALSHI1.GE1：INTEGERRANGE0TO9；

BEGIN

PROCESS(CLK)

BEGIN

IFCLK'EVENTANDCLK='1'then

IFGE1=9THEN

GE1<=0；

IFSHI1=5THEN

SHIK=0；

ELSESHI1<=SHI+1；

ENDIF；

ELSE

GE1<=GE1+1；

ENDIF；

ENDIF；

ENDPROCESS；

GE<=GE1；

SHI<=SHI1；ENDbhv；

四、程序改错题(仔细阅读下列程序后回答问题，12分)

1LIBRARYIEEE；

2USEENTITYgaIS

4P0RT(CLK：INSTD_LOGIC；

5Q：OUTSTD_L0GIC_VECT0R(3DOWNTO0))；

6ENDgb；

7ARCHITECTUREbhvOFgaIS

8SIGNALQI：STD_L0GIC_VECT0R(3DOWNTO0)；

9BEGIN

10PR0CESS(CLK)

11BEGIN

12IFRISING_EDGE(CLK)begin

13IFQI<“1001wTHEN

14Q1<=QI+1；

15ELSE

16Q1<=(OTHERS=>'0')；

17ENDIF；

18ENDIF；

WENDPROCESS；

20Q<=QI；

21ENDbhv；

程序编译时，提示的错误为：

Error：Line12：Filee：\mywork\test\：VHDLsyntaxerror：

IfstatementmusthaveTHEN,

butfoundBEGINinstead

：Subprogramerror：can'tinterpretsubprogram

请回答问题：在程序中存在两处错误，试指出并修改正确(如果

是缺少语句请指出应该插入的行号)

答：

(1)12行begin改为then

(2)第2行和第3行见加USE五、程序设计题(28分)

1.试用VHDL描述一个外部特性如图所示的数据选择器，S为控

制端口。(LibraryIEEE；

UsesjxzIS

Port(A,B,S：instd_logic；

Q：outstd_logic)；

ENDentitysjxz；

ArchitecturebhvofsjxzIS

Process(S)

Begin

IFS='O'ThenQ<=A；

ELSEQ<=B；

ENDIF；

ENDPROCESS'

ENDbhv；

2.下图为某一状态机对应的状态图，试用VHDL语言描述这一状

态机。(18分)

0S01S11

OOOO1OO1

00

1S31S20

11111100

LibraryIEEE；

UseFSM1IS

PORT(elk,rst：instd_logic；

Ini：instd_logic；

Out1：outstd_logic_vector(3downto0))；

ENDentityFSM1；

ArchitecturebhvofFSM1IS

TYPEFSM_STIS(SO,S1,S2,S3)；

SingnalC_ST：FSM_ST；

Begin

Process(elk,rst)

Begin

IFrst='1'thenC_ST<=SO；

ELSIFelk'eventANDclk=,1'then

CASEC_STIS

WhenSO=>IFInl='1'thenC_ST<=S1；

ELSEC_ST<=SO；

ENDIF；

Out1<="0000”；

WhenS1=>IFInl='O'thenC_ST<=S2；

ELSEC_ST<=S1；

ENDIF；

Out1<=”1001”；

Whe