数字电路第5章触发器

第五章触发器本章的内容5.1概述5.2SR锁存器5.3电平触发的触发器5.4脉冲触发的触发器5.5边沿触发的触发器5.6触发器的逻辑功能及其描述方法*5.7触发器的动态特性5.1概述能够存储1位二值信号的基本单元电路。b.根据不同的输入信号可以置1或0.3.分类：2.触发器的特点：1.触发器：a.具有两个能自行保持的稳定状态，用来表示逻辑状态的0和1,或二进制数的0和1;按触发方式分：按逻辑功能分：按电路结构分：按存储原理分：SR触发器JK触发器D触发器T触发器按触发方式分：电平触发方式脉冲（主从）触发方式边沿触发方式按电路结构分：基本SR锁存器同步SR触发器主从触发器维持阻塞触发器CMOS边沿触发器电路结构形式与触发方式之间有固定的对应关系下来按触发方式和电路结构为主线讲述触发器动作特点重要决定了触发方式5.2SR锁存器又叫基本RS触发器，各种触发器构成的基本部件一、电路结构与工作原理1.由或非门构成：图4.2.1电路及图形符号如图

输入输出RDSDQQ’00011011工作原理a.RD＝0，SD＝1Q＝0SD＝1RD＝0Q＝0Q＝1b.RD＝1，SD＝0Q＝0RD＝1SD＝0Q=0Q

＝1锁存器的1态锁存器的0态复位端或置0输入端图4.2.1置位端或置1输入端Q*＝0SD＝0Q=0Q*

＝1若Q＝0图4.2.1Q-原态，Q*-新态Q*＝1RD＝0Q*

=0Q*

＝0若Q＝1Q*＝Q保持原态c.RD＝0，SD＝0SD＝0Q=1图4.2.1Q＝Q=01100其特性表如表5.2.1所示d.RD＝1，SD＝1称为禁态，或不定态，即RD和SD同时去掉高电平加低电平，输出状态不定，故输入端应该遵循RDSD＝02.由与非门构成：与非门构成的SR锁存器的电路及符号功能表:二、动作特点在任何时刻，输入都能直接改变输出的状态。例5.2.1画出Q和Q的波形解：同时消失问题：上例改动一下：5.3电平触发的触发器要求某些触发器在同一时刻动作，则要求有一个同步信号来控制，称为时钟信号（Clock），简称时钟，用CLK表示。这种受时钟控制的触发器统称为时钟触发器。一、电路结构与工作原理

电平触发SR触发器（同步SR触发器）的基本电路结构及图形符号。图5.3.1基本SR锁存器输入控制门二、工作原理1.CLK＝0门G3和G4被封锁，输出为高电平。0SR锁存器保持原态，即Q*=Q112.CLK＝1门G3和G4开启，触发器输出由S和R决定。a.S=0,R=01S’R’Q*=Qb.S=0,R=1Q*=0c.S=1,R=0Q*=1d.S=1,R=1Q*=Q*=

1(禁态）功能表00XX011XX01100110011011*1111*01101110011110110010001CLKSRQ*0XX保持100保持101清零（置0）110置位（置1）111禁止图5.3.2SD

＝0，RD＝1，Q＝1；SD＝1，RD＝0，Q＝0。无需CLK有效，故称异步。小圆圈表示低电平有效无小圆圈表示高电平控制异步置位和异步复位：在CLK＝0时设置初态。不用设置时，SD＝RD＝1三、电平触发方式的动作特点：①只有CLK有效时，S、R输入才起作用，并且马上起作用这种在CLK为“1”的整个有效高电平期间触发器随SR动作（触发）的控制方式称为电平触发方式②CLK无效期间，S、R怎么变，Q和Q’都不变例5.3.1对于同步SR触发器，电路、时钟及输入端波形如图5.3.3所示，若Q

＝0，试画出Q和Q的波形。解：图5.3.3CLKSRQ*0XX保持100保持101清零（置0）110置位（置1）111禁止图5.3.4课本外例题:电路如图5.3.4所示，已知S、R、RD和CLK的波形,且SD=1,试画出Q和Q的波形。解：CLKSRQ*0XX保持100保持101清零（置0）110置位（置1）111禁止图5.3.5四、D触发器SR触发器能存储一位二进制数并能赋值但S和R的取值受到约束，即不能同时为1（不能同时有效）单端输入可不受约束1.D触发器的特性表（真值表）也称为D锁存器图5.3.5或2.CMOS传输门组成的电平触发D触发器5.4脉冲触发的触发器避免空翻现象，提高触发器工作的可靠性希望在每个CLK期间输出端的状态只改变一次设计出脉冲触发的触发器。基本SR触发器能置0、1并保存，但多个不能同时动作电平触发有空翻图5.4.1图5.4.2一、电路结构与工作原理表示延迟输出工作原理:图5.4.1①在CLK＝1时，主触发器动作，从触发器不变；②在CLK由10后，主触发器保持，从触发器根据Qm、Qm’动作,但整个0期间，Qm不会变，所以Q只改变一次，发生在CLK的下降沿。故在CLK的一个周期内，触发器的输出状态只可能改变一次，克服了空翻。CLKSRQ*0XX保持100保持101置0110置1111禁止特性表特性表跟电平触发的SR触发器相同，只是CLK作用的时间不同在CLK为高电平期间S、R保存不变，特性表才成立课本例5.4.1：主从型SR触发器输入信号波形如图，试画出输出端Q和Q的波形，设初态为“0”。图5.4.1解：签名虽然在CLK高电平期间，SR有变化，但触发器输出不变，直至正脉冲结束才变化例：P251题5.9

主从结构SR触发器的CLK、S、R、RD

各输入端电压波形如图，试画出Q和Q的波形无空翻，但会影响最后输出结果图5.4.1课外例：主从型SR触发器输入信号波形如图5.4.3，试画出输出端Q和Q的波形，设初态为“0”。图5.4.2解：图5.4.1仍有约束条件SR=0主从RS触发器2主从JK触发器：

为了不受SR=0约束。克服了输出空翻但在CLK＝1期间，主触发器的输出仍会随输入的变化而变化，且仍存在不定态，输入信号仍遵守SR＝0.主从JK触发器电路结构JK主从JK触发器电路及其图形符号电路经过一个时钟后，总可以出现Q与Q’是相反的，必有一个为0，则可封锁G7和G8其中一个有效高电平，从而去除了SR=0的约束条件。工作原理：00主触发器保持原态，则触发器（从触发器）也保持原态。即Q*＝Q②J＝0，K＝1①J＝K＝0③J＝1，K＝0④J＝1，K＝1②J＝0，K＝101若Q＝0，Q＝1S主＝0R主＝0主触发器保持原态Q主*=Q主

=0在CLK的,从触发器置0,即保持状态不变Q*=Q=0若Q＝1，Q＝0S主＝0R主＝1在CLK＝1时，主触发器翻转为“0”，即Q*主=0在CLK的，从触发器因Q主＝0，Q主’＝1而置零，即由“1”翻转为“0”，亦即Q*=0,Q*=1Q*=0001归结：Q*＝Q②J＝0，K＝1①J＝0，K＝0③J＝1，K＝0④J＝1，K＝1Q*=0Q*=1Q*=Q时钟作用下得如下功能表表5.4.2为何称计数?有些集成触发器中，输入端J和K不止一个，这些输入端是与的关系。二、脉冲触发方式的动作特点1.分两步动作：①CLK＝1时，主触发器动作，从触发器保持原态；②在CLK到达后，从触发器按主触发器状态翻转。2.最后输出要受整个CLK＝1期间的输入影响。对于SR，情况复杂。对于JK，主触发器只可能翻转一次例5.4.2如图所示的主从JK触发器电路中，已知CLK、J、K的波形如图5.2.8a所示，试画出输出端Q和Q的波形。解：例5.4.3已知主从JK触发器的输入及时钟波形如图所示，试画出输出端Q和Q波形解：一次变化问题一次变化问题高电平期间JK信号有抖动，次态则不满足特性表为什么不是置零为什么不是保持？5.5边沿触发器的电路结构与动作特点由于脉冲触发JK触发器存在一次变化问题抗干扰能力差为提高可靠性，希望触发器的次态仅决定于CLK的下降沿（或上升沿）到达时刻的输入信号的状态，与CLK的其它时刻的信号无关边沿触发器。一、电路结构和工作原理1、用两个电平触发D触发器组成的边沿触发器

电路如图5.5.1所示，其中FF1和FF2都是电平触发的D触发器，它们之间也是通过时钟相连。

图5.5.1图5.3.5工作原理：①当CLK＝0，触发器状态不变，FF1输出状态与D相同；

图5.5.1010101②当CLK＝1，即，触发器FF1状态与前沿到来之前的D状态相同并保持（因为CLK1＝0）。而与此同时，FF2输出Q的状态被置成前沿到来之前的D的状态，而与其它时刻D的状态无关。2.利用CMOS传输门的边沿触发器电路如图，FF1和FF2都是CMOS传输门构成的电平触发D触发器图5.5.2DD其真值表（特性表）1X10X0XXX图5.5.3图5.5.43.异步置位和复位二、动作特点：

输出状态的转换发生在CLK的边沿时刻，而且保存下来的状态仅仅决定CLK边沿到达时的输入状态，而与此前后的状态无关解：例5.5.1试画出图5.5.4(a)所示电路的Q1和Q2的波形。设各触发器初态为02.边沿触发器的共同动作特点触发器的次态仅取决于CLK信号的上升沿或下降沿到达时输入的逻辑状态，故有效地提高了触发器的抗干扰能力。三、维持阻塞触发器*(自学）四、利用传输延迟时间的边沿触发器(自学）5.6触发器的逻辑功能及其描述方法5.6.1触发器按逻辑功能的分类(时钟触发器）按逻辑功能分：SR触发器JK触发器D触发器T触发器T触发器

凡在时钟信号作用下，具有如右表的功能的触发器称为SR触发器2.约束条件1.定义：一、SR触发器

5.6触发器的逻辑功能及其描述方法3.特性方程：

由特性表和约束条件画出输出端Q*的卡诺图为111××触发器输出端的方程SR触发器的特性方程。图5.6.1为SR触发器的状态转换图。4.状态转换图：

将触发器的特性表用图形方式表现出来，即为状态转换图图5.6.15.逻辑符号

图5.6.2为SR触发器的逻辑符号，触发器在时钟脉冲的下降沿动作图5.6.2描述触发器逻辑功能的方法：特性表特性方程状态转换图不常用的：逻辑图补充使用的：逻辑符号二、JK触发器1.定义：

凡在时钟信号作用下，具有如右表的功能的触发器称为JK触发器11112.特性方程：3.状态转换图：

由特性表可得状态转换图如图5.6.3所示图5.6.34.逻辑符号：

逻辑符号如下图，正脉冲触发，时钟的下降沿动作图5.6.4三、T触发器2.特性方程：

凡在时钟信号作用下，具有下表所示功能的触发器称为T

触发器1.定义：保持计数下降沿触发3.状态转换图：图5.6.54.逻辑符号：图5.6.6四、D触发器2.特性方程：

凡在时钟信号作用下，具有表5.6.4所示功能的触发器称为D触发器1.定义：由特性表可得3.状态转换图：上升沿触发4.逻辑符号：图5.6.7图5.5.8课外例：

利用JK触发器构成D触发器和T触发器。解：三种触发器的状态方程为五、不同功能触发器的相互转换5.6.2触发器的电路结构和逻辑功能、触发方式的关系一、电路结构和逻辑功能电路结构逻辑功能无固定的对应关系

如SR触发器可以是电平触发的同步结构，也有脉冲触发的主从结构同步SR触发器主从结构的SR触发器图5.4.1同样的JK触发器有主从结构的和维持阻塞结构的二、电路结构和触发方式电路结构决定触发方式电路结构形式触发方式有固定的对应关系如（1）同步SR触发器属于电平触发，CLK＝1期间动作（2）