集成电路设计基础静恢复

集成电路设计基础静恢复12004/7/5第1页，共54页，2023年，2月20日，星期四第12章CMOS静态恢复逻辑电路设计12.1引言12.2全互补标准CMOS电路12.3伪—NMOS12.4级联电压开关（CVSL）12.5差动错层CMOS四种逻辑电路22004/7/5第2页，共54页，2023年，2月20日，星期四12.1引言第十章中我们讨论了反相器的工作原理和特性。

以反相器为基础而构成的逻辑电路称为静态恢复逻辑电路。所谓静态是指不存在预充电—放电机制。所谓恢复逻辑电路是指电路存在着一个逻辑电平噪声容限，当输入信号电平受到的噪声干扰小于规定的容限时，输出能恢复到确定的逻辑电平。32004/7/5第3页，共54页，2023年，2月20日，星期四12.2全互补标准CMOS电路CMOS静态恢复逻辑以反相器为基础，如下图。N管与P管都是驱动管，都受输入信号控制的。P管与N管都是传输门，分别传输“1”和“0”。传输“0”的逻辑正好与传输“1”的逻辑互补：

N管原量“”控制传输“0”P管非量“”控制传输“1”图12.142004/7/5第4页，共54页，2023年，2月20日，星期四12.2.1与非门与非门的特征是，全高出低，有低出高。它的卡诺图如下图。该图指出，在这22个最小项中，只有1个元素是传输“0”的，其余的3个都传输“1”。故传输门的输出为，注意，前两项都是传“1”的，显然用P管最合适，又是非量控制，也宜用P管。“+”号，说明这两项是并联的，可以线或。最后一项是传“0”的，宜用N管实现，且是原量控制，可用二个传输门串联。52004/7/5第5页，共54页，2023年，2月20日，星期四12.2.1与非门(续)由此可见，CMOS与非门的结构应当是：在P管阵列，两个传输门并联，接到Vdd。在N管阵列，两个传输门串联，接地。右图所示两输入端与非门电路图。图12.362004/7/5第6页，共54页，2023年，2月20日，星期四12.2.2或非门或非门的特征是，全低出高，有高出低。其卡诺图如图9.4所示。显然，有3个最小项是传输“0”的，只有1个最小项传“1”，故传输门设计应为，其中前两项是原量控制的，传“0”，可以“线或”接地。最后一项是非量控制，传输门串联，传“1”，即接Vdd。图12.472004/7/5第7页，共54页，2023年，2月20日，星期四12.2.2或非门(续)故CMOS或非门将是：P管阵列，两个传输门串联，接Vdd。N管阵列，两个传输门并联，接地。其电路如图所示。图12.582004/7/5第8页，共54页，2023年，2月20日，星期四“与非门”和“或非门”的两个例子指出：P管阵列的逻辑结构正好是N管阵列的对偶：串联并联NMOS阵列是原量控制，PMOS阵列是非量控制，因而，N型阵列和P型阵列可以接同一个输入信号。P管和N管阵列阵列逻辑结构的对偶关系92004/7/5第9页，共54页，2023年，2月20日，星期四12.2.3复杂的“与或非”电路已知：求：实现上述布尔表达式的CMOS逻辑电路。解：先绘卡诺图，划圈，列出传输门方程式。再将传输门方程式归为P阵列和N阵列。然而，这种设计方法不甚理想，因为它有5个变量，太繁。102004/7/5第10页，共54页，2023年，2月20日，星期四12.2.3复杂的与或非电路(续)为此，先利用原量表达式设计N管阵列MOS传输门，接地传“0”。然后，根据De-Morgan定理，将上式转化为非量形式，再利用非量表达式设计P管阵列MOS传输门，接Vdd，传“1”，图12.6112004/7/5第11页，共54页，2023年，2月20日，星期四12.2.3复杂的与或非电路(续)由此可见，这类CMOS电路有如下特点：电路中PMOS管的数目与NMOS管的数目相同。如果输入变量共有k个，则总共需要2k个晶体管。形成一种全互补电路。若一阵列是串联，则另一阵列必定是并联。管子数量多，功能、集成度较低。由于管子多，版图可能比较复杂。只有设计得当，版图才会有规则。122004/7/5第12页，共54页，2023年，2月20日，星期四与非门:设计举例6输入与非门:有规则的管子版图排列图12.7132004/7/5第13页，共54页，2023年，2月20日，星期四6输入与非门:版图142004/7/5第14页，共54页，2023年，2月20日，星期四12.3伪NMOS逻辑全互补CMOS电路的缺点是管子数太多。这么多的P管仅仅为了传输卡诺图中的互补项，能否省掉？能否象NMOS电路那样，用一个负载管替代？为此，美国AT&T公司BellLabs研制了一种新的电路，称之为伪NMOS逻辑，如图所示。

图12.8152004/7/5第15页，共54页，2023年，2月20日，星期四12.3伪NMOS逻辑(Pseudo-NMOSLogic)采用一只P管做负载是可能的，只要把它的栅极接地，P管就一直处于导通状态，可以作为负载管。因为在这个电路中，地是最低电位，因而P管的栅源电压Vgsp实际上是最负的，永远满足|Vgsp|Vds+VTp

，P管处于线性区域，故伪NMOS反相器的基本特性如图所示图12.9162004/7/5第16页，共54页，2023年，2月20日，星期四12.3伪NMOS逻辑(续)当Vi<VTn时，N管截止，VoH=Vdd；当Vi>VTn时，N管导通，这时，N管处于饱和区，P管处于线性区，于是，172004/7/5第17页，共54页，2023年，2月20日，星期四12.3伪NMOS逻辑(续)平衡时，Idsn=Idsp，则取典型值，Vtn=0.2Vdd，Vtp=-0.2Vdd，Vi=0.5Vdd，Vo=0.5Vdd，通常n/p=2.5，代入得，182004/7/5第18页，共54页，2023年，2月20日，星期四12.3伪NMOS逻辑(续)它的物理概念是这样的，在CMOS电路中，0.5Vdd是C区的中心，是理论上的逻辑门限。作为一种CMOS反相器，如果输入超过0.5Vdd，则输出应低于0.5Vdd。若输入低于0.5Vdd，则输出应高于0.5Vdd。为此，上述计算都以0.5Vdd为准。然而，对于伪NMOS电路而言，P阵列与N阵列是不对称的。当N阵列获得的有效栅压为（0.5Vdd

VTn）时，P阵列的有效栅压为（Vdd

|Vtp|），因而P管有较大的驱动力，P管的内阻减小，输出电平Vo升高。为了能使反相器的输出低于0.5Vdd，那么n应比p大6倍。因n=2.5p，补偿掉一部分，故N型阵列的宽长比应比P型的大2.4倍以上。192004/7/5第19页，共54页，2023年，2月20日，星期四12.3伪NMOS逻辑(续)伪NMOS电路的最大优点是：管子数少。若组合逻辑共有k个输入变量，则伪NMOS逻辑只需要k+1个管子，同NMOS电路一样，比标准的CMOS要少得多。输入电容也同NMOS一样，是CMOS电路的一半。静态功耗也同NMOS一样，因为P管总是导通的，很象耗尽管负载，有直通电流。而CMOS则是没有的。202004/7/5第20页，共54页，2023年，2月20日，星期四12.3伪NMOS逻辑(续)伪NMOS是属于CMOS工艺，但性能上与NMOS极相似，区别仅在于结构上有区别，如图所示：图12.10212004/7/5第21页，共54页，2023年，2月20日，星期四12.3伪NMOS逻辑:

伪NMOS反相器特征1) P管作负载。2) 栅极接地。3）有效栅极电压:4）P管做在N型衬底上或N阱中，衬底加最高电压Vdd。5）极性有差别，P管的源极接最高电位。6）P管无体效应。7）最佳尺寸比为2.4:1，N管比P管大。222004/7/5第22页，共54页，2023年，2月20日，星期四12.3伪NMOS逻辑:NMOS反相器的特征耗尽型N管作负载。负载N管栅源短路。

耗尽管是N型的，做在P型衬底上。衬底加最低电位—地。 耗尽管的漏极接最高电位。耗尽管有体效应。最佳尺寸比为4:1，增强管比耗尽管大。图12.11232004/7/5第23页，共54页，2023年，2月20日，星期四12.3伪NMOS逻辑(续)2）工艺上的差别。伪NMOS用CMOS工艺制造。NMOS用NMOS工艺制造。既然伪NMOS电路同NMOS电路很相似，为何不直接采用NMOS电路，还要转弯抹角地用CMOS工艺来做呢？这是因为CMOS工艺同NMOS工艺完全不同：CMOS工艺中不存在耗尽型NMOS。当人们在CMOS电路中想做一些模仿NMOS电路以节省一些管子时，只有用伪NMOS电路实现它。附带的优点是负载管没有体效应。242004/7/5第24页，共54页，2023年，2月20日，星期四12.4级联电压开关逻辑

（CVSL:CascadeVoltageSwitchLogic）这是一类新的CMOS电路，是IBM公司在八十年代开发的。由于引出了一些新的概念，从而派生出一系列类似的电路。252004/7/5第25页，共54页，2023年，2月20日，星期四12.4.1CVSL电路基本原理当输入信号符合某个逻辑关系时，互补的NMOS开关就动作，Q和Q就会拉高或拉低。由于Q和Q端交叉耦合，正反馈加到两个P管，进行上拉，使得Q或Q迅速拉到Vdd。 电路中含有一个NMOS的组合网络，其中含有两个互补的NMOS开关结构，并交叉地连接到一对P管的栅极，构成一个有正反馈的网络。图12.12262004/7/5第26页，共54页，2023年，2月20日，星期四12.4.1CVSL电路基本原理(续)逻辑开关主要过程如下：当n1断开，n2闭合时，则Q，p1更加导通，Q，p2趋向截止，结果是Q0，QVdd。当n1闭合，n2断开时，则Q，Q，因交叉反馈，p1就趋于截止，p2趋于导通，结果QVdd，Q0。图12.12272004/7/5第27页，共54页，2023年，2月20日，星期四12.4.1CVSL电路基本原理(续)可见，输出电压的摆幅很大，从0到Vdd和Vdd到0，与通常标准的CMOS电路一样。然而该电路的基本特点是，布尔表达式中的组合逻辑全部由NMOS电路完成的。通过反馈，利用P管把它拉到Vdd。而P阵列没有逻辑。这在制造工艺上将带来很大的好处。如，采用N阱工艺将少数P管做在阱内，大量的N管都可以做在阱外。此外，它同时输出原量Q和非量Q。282004/7/5第28页，共54页，2023年，2月20日，星期四12.4.2CVSL反相器为了进一步研究CVSL电路的特性，我们研究最简单的情况，假定组合网络中只含有两个NMOS开关，如图所示。图12.13292004/7/5第29页，共54页，2023年，2月20日，星期四12.4.2CVSL反相器(续)根据传输门理论，Q点与点Q的状态分别为，它说明了Q点的状态由A控制，通过n2管传输0电平。同时，又由Q信号控制p2管，传输1电平。而Q点的状态不仅由A信号控制n1管，负责传0，而且还靠Q信号控制p1管，负责传输1电平。它们是交叉反馈，交叉控制的。302004/7/5第30页，共54页，2023年，2月20日，星期四12.4.2CVSL反相器(续)显然，只要A=1，n1管导通，Q为0，它加到p2管，使p2管导通，Q必然为1。而Q=1，又回过头来使p1管截止,对Q点无影响。同理，只要只要A=0，则n2管导通，Q显然为0，它加到p1管，使p1管导通，故Q必然为1。而Q=1，又回过头来使p2管截止，对Q点无影响。结果是312004/7/5第31页，共54页，2023年，2月20日，星期四12.4.2CVSL反相器(续)由此可见，若不计及时延的话，Q与A同相，Q与A同相。代入传输门方程式，得显然，它是一对等价的CMOS反相器，如图所示。一个输入为A，输出为Q。一个输入为A，输出为Q。图12.14322004/7/5第32页，共54页，2023年，2月20日，星期四12.4.3CVSL反相器:A=X1X2令A=X1X2，则。代入，得这说明了在NMOS组合网络中，一支是加A信号的，即是串联的；另一支是加A信号的，即是并联的。如图所示。所以，它既是与非门，又是与门，分别可从端Q和Q端输出。图12.15332004/7/5第33页，共54页，2023年，2月20日，星期四12.4.4CVSL反相器:A=X1+X2

取A=X1+X2则必有。代入得，可以发现，同前面的情况完全一样，NMOS组合网络也是一支串联，一支并联。不言而喻，其电路结构上与上例完全一样，仅仅把信号X1，X2与X1，X2

交换一下位置就行。由此可见，同一个电路既可以是与非门，又是与门；它也可以是或非门，也是或门。故这类电路是一种多功能电路。其实，这两条NMOS树枝中，一支代表N管，另一支代表P管。通过正反馈，把P支映射到P型阵列。342004/7/5第34页，共54页，2023年，2月20日，星期四12.4.5CVSL反相器:A=X1X2+X3X4

取A=X1X2+X3X4，则可得，

如图所示。注意，为简明标识逻辑起见，图中的管子符号被简化成了交叉线显然，这个电路是由一支串并联，另一支并串联组成。可以获得与或非、与或两种功能。图12.16352004/7/5第35页，共54页，2023年，2月20日，星期四12.4.6CVSL反相器:A=(X1+X2)(X3+X4)

取A=(X1+X2)(X3+X4)

，则。可得，

这个电路的构造与上例是相同的，一支是并串联，另一支是串并联。可见，只需将输入的原量与非量交换位置，上例电路就可直接使用。362004/7/5第36页，共54页，2023年，2月20日，星期四12.4.7CVSL反相器:A=X1X2+X3(X4+X5)图

12.17372004/7/5第37页，共54页，2023年，2月20日，星期四12.4.7CVSL反相器(续)上面所有的例子都默认了两个限制：NMOS组合网络是由两支独立的树枝组成，其中一支代表着N阵列逻辑功能；另一支代表P阵列逻辑功能，彼此没有任何交叉链，因而所需晶体管的总数为2k+2。这两支传输门树枝都端接到地，即都传输0信号。382004/7/5第38页，共54页，2023年，2月20日，星期四12.4.8CVSL的新形式设：两树枝是交链的，由两级传输门网络组成。如图所示。下面一级特性为，上面一级特性为，图12.18392004/7/5第39页，共54页，2023年，2月20日，星期四12.4.8CVSL的新形式(续)现在我们把这个逻辑树，接在交叉反馈的P管对的下面，显然有，根据CVSL反相器的原理，必有换言之，它是一对CMOS电路，如图所示，分别完成图12.19402004/7/5第40页，共54页，2023年，2月20日，星期四

如果我们再串联一个交链段，如图所示，可得，因为故同理故12.4.8CVSL的新形式(续)图12.20412004/7/5第41页，共54页，2023年，2月20日，星期四根据CVSL反相器原理，必有于是，换言之，它是一对CMOS电路，分别执行下列功能，12.4.8CVSL的新形式(续)422004/7/5第42页，共54页，2023年，2月20日，星期四实际上，这类电路的分析，可以利用找同路的办法直接获得布尔表达式。比如，Q与Q各有四条同路，如图所示。图12.2112.4.8CVSL的新形式(续)432004/7/5第43页，共54页，2023年，2月20日，星期四即得:由此可得12.4.8CVSL的新形式(续)442004/7/5第44页，共54页，2023年，2月20日，星期四12.4.8CVSL的新形式:优点

由于相互交链，有“差分”作用，使得合成逻辑简化，管子数少。如，这种CMOS全加器的总和部分仅需12个管子，且可同时提供S和S。

交链方式、级数有较多自由度，允许设计复杂的逻辑功能。452004/7/5第45页，共54页，2023年，2月20日，星期四12.4.8CVSL的新形式:缺点 等效P阵列逻辑与N阵列逻辑在时间上有差别。P阵列的动作至少比对应的N管滞后一个延迟时间。因而，在这段时间差内，往往造成P管与N管同时导通，增加了静态功耗，出现了比例逻辑现象 也正由于有这段时间差，电源电流中的毛刺、尖峰较大。 整个电路的延迟增加，限制了在高速电路中的使用。462004/7/5第46页，共54页，2023年，2月20日，星期四12.5差动错层CMOS逻辑（DSL）DSL（DifferentialSplit-levelCMOSLogic）CMOS电路类似于CVSL-CMOS电路，但速度较高。如图所示。它是在CVSL电路的基础上附加了两个NMOS管n10和n20，把输出端点Q和Q同交叉反馈点F和F隔离开。在n10和n20的栅极上加了一个参数电压VREF，其值为0.5Vdd+VTn。图12.22472004/7/5第47页，共54页，2023年，2月20日，星期四12.5.1DSL电路的工作原理当A=0时，n1管截止F=F-,F-为前一状态之值。这时，A=1,n2管导通，FGnd,于是，(Vgs)n20>VTn

使得n20管导通，QGnd。同时，F加到p1管，使得p1管导通，QVdd。然而这时，n10管是否导通，取决于F之值。若F-<0.5Vdd,则，n10管导通，向F节点充电，直到F=0.5Vdd为止，n10管截止.若F-0.5Vdd，则，(Vgs)n10<VTn

，n10管截止，F节点上的电荷会逐步泄漏，在稳定状态下，n10管截止，最高电位为F=0.5Vdd。在F的作用下，p2管是弱导通状态。482004/7/5第48页，共54页，2023年，2月20日，星期四12.5.1DSL电路的工作原理(续）故在A=0时，各管状态表示如下：p1通，n10截止，n1截止，Q=Vdd。p2弱通，n20通，n2通，Q100mV。正因为p2支路是弱通的，于是F就不可能等于0，而是处于某一低电平，约100mV左右，故存在着静态功耗。当A=1时，n1管导通，FGnd，使得n10管导通，QGnd，同时p2管导通，QVdd，然而，这时n20管是否导通，取决于F之值，不管F

<0.5Vdd，还是F

0.5Vdd，最终平衡时，n20是截止的，F=0.5Vdd,这时，p1管处于弱导通状态，Q100mV.492004/7/5第49页，共54页，2023年，2月20日，星期四故在A=1时，各管状态表示如下：p1弱通，n10通，n1通,Q100mV。p2通，n20截止，n2截止，Q=Vdd

。总之，

A=0，Q=0（100mV）,Q100mV，

A=1，Q=Vdd

，Q=0（100mV）由此可见，从节点A和A到输出Q和Q，从