微机原理与接口技术

5．1．1存储器的技术指标衡量半导体存储器的性能指标有很多，如可靠性、功耗、价格、体积、重量、电源种类等，但从接口角度讲，最为重要的则是存储器的存取速度、存储容量以及带宽。1．存储容量存储器的存储容量是指它可存储的信息的字节数或比特数，通常表示为：存储容量=存储字数(存储单元数)×存储字长(每单元的比特数)目前一页\总数一百八十一页\编于五点存储容量以存储1位二进制数为最小单位（bit），常用单位有字节B（Byte）、KB、MB、GB和TB等。它们的相互关系如下：

1B＝8bit；1KB＝210B＝1024B；1MB＝210KB＝1024KB；1GB＝210MB＝1024MB；1TB＝210GB＝1024GB目前二页\总数一百八十一页\编于五点

2．存取速度

存取速度是指从CPU给出有效的存储器地址到存储器输出有效数据所需要的时间。因此存储器芯片的存取速度通常用存取时间来衡量。由于现在的存储器都较快，内存的存取速度通常以ns为单位。存取速度与内存的时钟周期、存取时间和CAS（ColumnAddressSelect）延迟时间等有关，它们是衡量内存性能最为直接的重要参数，它们都可以在主板BIOS中设置。

目前三页\总数一百八十一页\编于五点存取速度可以用多项指标表示。

(1)访问时间(存取时间)TA访问时间是指从存储器接收到读／写命令到信息被读出或写入完成所需的时间，决定于存储介质的物理特性和寻址部件的结构。例如，ROM的访问时间通常为几百纳秒，RAM的访问时间多在几十到一百多纳秒之间，而双极型RAM为一二十纳秒。目前四页\总数一百八十一页\编于五点

(2)存取周期TM

存取周期是指在存储器连续读写过程中一次完整的存取操作所需的时间，或者说是CPU连续两次访问存储器的最小时间间隔。有些存储器在完成读写操作后还有一些附加动作时间或恢复时间(例如刷新或重写时间)，故TM通常略大于TA。目前五页\总数一百八十一页\编于五点

(3)数据传送速率(频宽)BM

数据传送速率是指单位时间内能够传送的信息量。若系统的总线宽度为W，则

BM＝W／TM(bit／s)

例如，早期的PC机采用8位总线，TM＝250ns，则

BM＝8／(250×10－9)＝4MB／s。目前六页\总数一百八十一页\编于五点3．体积和功耗在有些应用(如嵌入式系统或便携式微机)中，体积和功耗可能是主要技术指标。当然，这些指标越小越好。4．可靠性存储器的可靠性是用平均故障间隔时间(MTBF)来衡量的。MTBF可以理解为两次故障之间的平均时间间隔。对一些可以重新写入的存储器(例如EPROM和FLASH)来说，存储器可以被擦除并重新写入的次数也是重要指标，一般EPROM的重写次数在数千到十万次之间。非易失性存储器的数据保存时限是另一个可靠性指标，一般为20～100年，甚至更长。目前七页\总数一百八十一页\编于五点5．1．2存储器的分类

计算机的存储器可以按照多种特性来分类。按照存储介质，可分为半导体存储器、磁介质存储器和光存储器。按照存储器与CPU的耦合程度，可分为内存和外存。按存储器的读写功能，分为读写存储器和只读存储器。按掉电后存储的信息可否保持，分为易失性(挥发性)存储器和非易失性(不挥发)存储器。按照数据存取的随机性，分为随机存取存储器(RAM)、顺序存取存储器(SAM)和直接存取存储器(DAM)。目前八页\总数一百八十一页\编于五点按访问的串／并行性，分为并行存取存储器和串行存取存储器。按照存储器的寻址方式，分为按地址寻址的存储器和按内容寻址的存储器(CAM，相联存储器)。按照半导体存储器的信息存储方法，分为静态存储器和动态存储器。按存储器的功能，分为系统存储器、显示存储器、控制存储器等。习惯上．人们把易失性半导体存储器统称为RAM，而把非易失性半导体存储器都称为ROM。目前九页\总数一百八十一页\编于五点5.1.3内存的基本组成各种内存储器的内部结构各异，但从宏观上看通常有以下几个部分：目前十页\总数一百八十一页\编于五点

1．存储体存储体是存储二进制信息的矩阵，由多个存储单元组成，每个存储单元又由若干个基本存储单元(位单元)组成，基本存储单元有0和1两种基本状态，能存储1比特的信息。在地址选择信号的控制下，被选中的存储单元可以读出或写入若干比特的信息。

就逻辑结构而言，存储器由多个存储单元组成，每个存储单元有一个地址，包含若干基本存储单元。目前十一页\总数一百八十一页\编于五点

2．地址译码部件在一次访存过程中，CPU内部的内存地址寄存器(MAR)保持访存地址，并将地址送给内存地址译码电路，以便选中相应存储单元中的所有基本存储单元。地址线的条数n与存储单元数N之间的关系为：

n=log2N或者N＝2n目前十二页\总数一百八十一页\编于五点3．读写电路读写电路由读出放大器、写入电路和读／写控制电路构成，它通过数据线与CPU内的内存数据寄存器(MDR)相连，并在存储体与MDR之间传递信息。数据线的条数与每个存储单元内的基本存储单元数相等。目前十三页\总数一百八十一页\编于五点5.1.4存储系统的层次结构

早期的计算机系统只有一种存储器存放不多的指令和数据。随着计算机技术的发展，硬件价格不断降低而软件价格不断升高，对存储容量的要求也不断提高。而存储器的价格相对较高，在整机成本中占有较大的比例。故在存储器性能和价格之间存在矛盾，要求使用某种策略解决这一矛盾，于是出现了存储器的层次结构。目前十四页\总数一百八十一页\编于五点1．程序的局部性原理对大量典型程序运行情况的统计分析表明，在一个较短的时间间隔内，程序所访问的存储器地址在很大比例上集中在存储器地址空间的很小范围内。大部分的指令是按顺序执行的，其指令地址是连续的，因而对这些地址的访问就具有时间上集中分布的倾向。虽然对数据的访问地址通常不是连续的，但通常也是相对集中于某一范围之内的。这种在某一段时间内频繁访问某一局部的存储器地址，而对此范围以外的地址则很少访问的现象就是程序的局部性原理。目前十五页\总数一百八十一页\编于五点2．多级存储体系的组成

CPU内部是用寄存器保存数据的。由于CPU内部寄存器的访问速度与CPU本身的运行速度相当，但寄存器的数量较少，故只有当前用到的数据保存在CPU内部寄存器中，其余的数据保存在CPU外部的存储器中。同样地，指令也是存储在存储器中的，只有当前需要执行的指令才调入CPU并保存在指令寄存器或指令队列中。目前十六页\总数一百八十一页\编于五点在同一时刻不会用到所有存储的指令和数据，于是考虑将存储器分为高速和低速两个层次，使用价格便宜且存储容量大但速度低的存储器保存指令和数据，只在用到某些数据和指令时才将其从低速存储器中调入高速存储器。于是存储器可以分为内存和外存(辅存)，前者相对而言速度高、容量小、价格高，通常由半导体器件构成；而后者速度低、容量大、价格便宜，通常由非半导体器件构成。狭义的存储器仅指内存。

目前十七页\总数一百八十一页\编于五点由于CPU运算速度的不断提高，原来相对高速的内存越来越难以满足CPU的要求，而更高速度的内存价格非常高，从性能价格比的角度难以替代所有的内存。于是在原有的内存和CPU之间增加了速度更高、容量更小的高速缓冲存储器(cache，缓存、快存)，而相对低速的内存称为主存(mainmemory)。当前正在执行的指令地址附近的一部分指令或当前正在使用的数据可以从主存调入cache中，以提高系统速度。目前十八页\总数一百八十一页\编于五点现代的计算机系统的内存是由主存和cache共同组成的。由此构成一个包含cache、主存和外存的三级存储子系统，在该系统中，CPU可以直接访问cache和主存，但不能直接访问外存。而在不使用cache的系统(早期的计算机系统或是小型的微机系统)中，主存就是全部内存。目前十九页\总数一百八十一页\编于五点3．多级存储系统的性能考虑由cache和主存构成的两级存储系统。设cache的存取周期为Tc，主存的存取周期为Tm。已知在一段给定的时间内，CPU共访问cacheNc次，访问主存Nm次。由此可以求得这一存储系统的性能参数。目前二十页\总数一百八十一页\编于五点(1)cache的命中率(2)CPU访存的平均时间(3)cache—主存系统的效率

cache和主存的存取周期直接影响CPU的平均访存时间，而命中率也是影响系统速度的原因之一。命中率越高，平均访存时间就越接近于cache的存取速度。

目前二十一页\总数一百八十一页\编于五点影响命中率的因素很多，如果能事先预测出CPU未来可能需要访问的内容，就可以把有用的信息事先调入cache，从而提高命中率。扩大cache的存储容量可以尽可能多地装入有用信息，减少从主存调度数据的次数，同样能提高命中率。但是cache的容量受到性能价格比的限制，加大容量会使成本增加，致使cache－主存系统的平均价格上升。所以虽然提高命中率能提高平均访存速度，但提高命中率会受到多种因素的制约。目前二十二页\总数一百八十一页\编于五点5．2半导体静态存储器半导体存储器是计算机中的重要存储部件，目前，微型计算机都毫不例外地采用了半导体存储器作为内存。此外，系统中的CMOS和cache都是半导体存储器件。各种类型的ROM属于半导体静态存储器。目前二十三页\总数一百八十一页\编于五点5．2．1SRAM存储器

RAM存储器通常用来存储当前运行的程序和在程序运行过程中需要改动的数据。RAM可分为SRAM和DRAM。相对于DRAM而言，SRAM的速度快、接口简单、读／写操作简便，但存储容量较小、价格也比较高，通常在不需要太大的存储容量的小型计算机系统(例如嵌入式系统)中作为RAM存储器使用，或是在多级存储系统中被用于构成cache存储器。目前二十四页\总数一百八十一页\编于五点

1．SRAM的基本存储单元右图为SRAM的六管基本存储电路，上半部分是基本存储单元，下半部分为读写逻辑单元。基本存储电路用来存储1位二进制信息0和1。

写数据读数据目前二十五页\总数一百八十一页\编于五点2．SRAM的内部结构与外部特性一个基本的存储单元只能存储一位二进制数据，要构成一个具有一定容量的存储器，需要用若干个这样的存储单元按照一定的结构形式进行组织，并加上相应的外围电路。SRAM内部一般由行／列译码器、存储矩阵、读／写控制电路、输入／输出数据缓冲器等组成。目前二十六页\总数一百八十一页\编于五点右图是128K×8比特的SRAM芯片628128对外的管脚信号。其中：A0～A16是17位地址线，用于选中片内的某个存储单元；D0～D7是双向数据线；CS为片选信号，低电平表示该芯片被选中；WE为写使能信号，低电平时数据将被写入SRAM；OE为输出使能信号，通常用于读操作控制，低电平时数据被从SRAM读出。目前二十七页\总数一百八十一页\编于五点

CSWEOE数据线功能

H

XX输出高阻未选中

L

L

H

Din写入操作

L

H

L

Dout读出操作

L

H

H输出高阻无操作SRAM操作真值表目前二十八页\总数一百八十一页\编于五点5．2．2UV－EPROM存储器

RAM是易失性存储器，掉电后信息丢失不能恢复，而ROM中各基本存储单元的信息在使用时是不被改变的，即只能读出不能写入(写入是有条件的)，且在断电或停电之后也不会改变和消失，具有非易失的特点。故ROM一般只能存放固定程序和常量，如监控程序、BIOS程序等。ROM包括掩膜ROM(MASKROM)、一次性可编程ROM(OTPROM)、紫外线擦除可编程ROM(UV－EPROM)和电擦除可编程EPROM(EEPROM)等，由于篇幅的限制，这里仅简要介绍UV—EPROM和EEPROM。目前二十九页\总数一百八十一页\编于五点

EPROM的基本单元由浮置栅雪崩注入式MOS管（FAMOS）Tf和一个普通MOS管T组成，TR为负载管。存储信息是0还是1取决于FAMOS管Tf的状态。当选中该单元（字线有效）时，MOS管T导通。当FAMOS管Tf的浮置栅上电荷积累到一定容量时Tf导通，数据线上的电位就是0；如果Tf浮置栅没有积累电荷或电荷很少，则Tf管截止，因此数据为1。目前三十页\总数一百八十一页\编于五点

EPROM的擦除操作是利用浮置栅积累电荷的特性，用紫外线对准EPROM芯片中间的透明石英窗照射一定时间（一般为3～15分钟），使浮置栅上的电荷重新分布，电荷不足以使FAMOS管Tf导通，即Tf截止，信息就变成1。编程时，只需对要写入0的单元通过一定的编程电压和电流即可使其浮置栅积满电荷，从而写入信息0。出厂时，EPROM中的信息全部为1。

目前三十一页\总数一百八十一页\编于五点下面介绍UV－EPROM的外部特性和读／写操作方法。右图所示为512K×8比特的27C040的管脚信号。A0～A18为地址线；D0～D7为数据线；OE是输出允许，通常连接内存读信号；CE／PGM为片选信号和编程脉冲输入端的复用管脚，在读出操作时是片选信号，在编程时是编程脉冲输入端，编程时，应在该管脚上加入一个50ms左右的TTL负脉冲；Vpp是编程电压输入端，在编程时一般接12．5V左右的编程电压，正常读出时，Vpp接电源(Vcc)。目前三十二页\总数一百八十一页\编于五点UV-EPROM操作真值表*：编程时，PGM为50ms左右的负脉冲。X可为H或L。

CEOEVpp功能

HXX等待(未选中)

XHX输出禁止

L

L

X读出操作

L*HVpp编程写入

XLVpp编程验证

HHVpp编程禁止目前三十三页\总数一百八十一页\编于五点5．2．3EEPROM存储器

EEPROM(E2PROM)是在绝缘栅MOS管的浮栅附近再增加一个栅极(控制栅)。给控制栅加一正电压，就可在浮栅和漏极之间形成厚度不足200A的隧道氧化物。利用隧道效应，电子便可注入浮栅，即数据被编程写入。如果给控制栅加一负压，就使浮栅上的电荷泄放，即信息被擦除。早期的EEPROM需要靠外置的高压(20V左右)进行编程和擦除。后期设计的EEPROM将高压源集成在芯片内而使用单一的+5V电源，因而除了可在独立的编程器上擦除和编程外，还可以在电路板上在线进行擦除和编程操作。

目前三十四页\总数一百八十一页\编于五点下图是32K×8比特的28256的管脚信号。目前三十五页\总数一百八十一页\编于五点EEPROM操作真值表CEOEWEDo～D7功能HXX高阻备用状态XLX高阻／Dout禁止写XXH高阻／Dout禁止写LLHDout读出LHLDin编程写入／芯片擦除目前三十六页\总数一百八十一页\编于五点

EEPROM的读／写操作与SRAM基本相同，不过编程写入的时间较长．写入一字节大约需要1～5ms时间。这在大量EEPROM单元内容需要改变时，花费时间较多。为了编程和擦除的方便，有些器件把内部存储器分页(或分区)，可以按字节擦除、按页擦除和整片擦除，对不需擦除的部分，可以保留而不擦除。目前三十七页\总数一百八十一页\编于五点由于EEPROM是非易失性存储器，又可以在线进行擦除和写入，因而非常适合在嵌入式系统中用于保存一些偶尔需要修改的少量的参数。在这类应用中，更经常采用串行EEPROM(SEEPROM)。这种SEEPROM芯片存储容量从数百比特到数万比特不等，通过I2C，SPI或MICROWIRE等串行内部总线与外界进行数据交换，接口信号线仅有2～4条，接口简单，价格低廉，应用广泛。目前三十八页\总数一百八十一页\编于五点

5．2．4闪速存储器闪速存储器也称快速擦写存储器或快闪存储器，是Intel公司首先开发，近年来发展起来的一种新型半导体存储器芯片。它采用一种非挥发性存储技术，即掉电后数据信息可以长期保存，在不加电的情况下，信息可以保持10年以上，又能在线擦除和重写。闪速存储器是由EEPROM发展起来的，因此它属于EEPROM类型。闪速存储器的编程方法与EEPROM相同。擦除时，将栅极接地，源极接正电压，使浮栅中的电子泄漏，达到擦除的目的。闪速存储器既具有ROM非易失性的优点，又有很高的存取速度，既可读又可写，具有集成度高、价格低、耗电省等优点。

目前三十九页\总数一百八十一页\编于五点1．闪存的内部组织(1)闪存的特点就外部接口而言，闪存区别于其他静态存储器的最大特点是：①内部设有命令寄存器和状态寄存器，因而可以通过软件实现灵活控制。②采用命令方式可以使闪存进入各种不同工作状态，例如整片擦除、页面擦除、整片编程、字节编程、分页编程、进入保护方式、读识别码等。目前四十页\总数一百八十一页\编于五点③目前的闪存内部可以自行产生编程电压(Vpp)，所以只用Vcc供电，在工作状态下，在系统中就可实现编程操作。④部分型号内部具有状态机和编程计时器，在编程状态下，编程写入操作可在内部状态机和计时器的控制下自动完成，并置状态位。这和软件时延控制相比，节约大量CPU时间，提高了CPU的工作效率。目前四十一页\总数一百八十一页\编于五点

(2)闪存的组织结构闪存有两种组织结构：按页面组织和按区块组织。①按页面组织：按页面组织的闪存，其内部有一个页缓存。闪存的存储体按页面组织，页缓存的大小和存储体的页大小一致。这种闪存可以把页缓存的内容同时编程写入相应的页内单元，从而提高了编程速度。②按区块组织：按区块组织的闪存，提供字节、区块和芯片擦除能力，编程速度较快，编程的灵活性优于页面方式。目前四十二页\总数一百八十一页\编于五点2．闪存芯片举例下面以SST(siliconStorageTechnology)公司生产的闪存芯片为例，说明闪存的接口和工作方式。(1)SST

28EE020——2M比特页面式闪存①主要指标

SST28EE020是一种页面式闪存，外部按256K×8比特组织，内部组织为2048页，每页128个字节。页面写周期为5ms，平均字节写入时间为39us，读出时间为120～150ns。重写次数超过100000次，数据保持时间大于100年。目前四十三页\总数一百八十一页\编于五点②接口信号该芯片的接口信号与一般的SRAM相同，为32脚封装，且管脚兼容，如图所示。其中．A7～A17为行地址，决定页面位置；A0～A6为列地址，决定页内地址；CE为片选信号；WE为写命令线；OE为读命令线。目前四十四页\总数一百八十一页\编于五点③工作方式尽管闪存的外部接口信号线与SRAM相同，但除了读出和编程写入这些常规的PROM操作外，闪存还具有内部控制寄存器和状态寄存器，可以通过“命令写”和“状态读”操作进行灵活的控制，例如局部擦除或整片擦除、页面写入或字节写入，以及软件数据保护(SDP：SoftwareDataProtect)、读取芯片标识码等操作，各种操作与闪存内部状态机的状态相对应，通过送入适当的命令，可以改变其状态。目前四十五页\总数一百八十一页\编于五点上电后，芯片内部的状态机使器件处于读出操作状态。在读出状态下，闪存的读出操作与其他的各种ROM芯片相同，只需给出一定的地址并使读信号有效即可。只有在执行了特定的命令序列之后，才可进入其他状态，进行芯片擦除、页面擦除、编程写入、软件数据保护或者读标识码等操作。在编程状态下，闪存的任何单元都可以写入任何数据。目前四十六页\总数一百八十一页\编于五点为防止状态机的误动作，闪存的各种命令是以向特定地址写入特定内容的命令序列方式定义的，工作方式下如表所示。工作方式CEOEWEDQ地址读出LLHDoutAin页面写入LHLDinAin待命HXX高阻X写禁止XXLXXH高阻／Dout高阻／DoutXX软件整片擦除LHLDinAin，见表5．7产品标识读出硬件方式软件方式LLLHHL

制造商标识器件标识

A1～A17=O，A9＝1，A0=OA1～A17=O，A9＝1，A0＝1见表5．8、表5．9

SDP使能LHL

见表5．5

SDP禁止LHL

见表5．6目前四十七页\总数一百八十一页\编于五点④命令序列在存储器接口信号控制下，闪存通过软件命令实现各种操作。这些命令包括芯片擦除、SDP使能(也即页面写)和禁止、片内标识码读出等。根据电子器件工程联合会的建议，闪存应提供软件数据保护(SDP)方式，以避免数据被意外改变。执行SDP使能命令使整个芯片的所有页面均处于SDP有效状态，这样在上电或掉电时，数据就不会被偶然的意外操作所改变。在页面编程写入和芯片擦除前，必须通过SDP使能命令序列使芯片脱离SDP有效状态，然后才能进行逐字节的写入操作。目前四十八页\总数一百八十一页\编于五点闪存SST28EE020的操作真值表工作方式CEOEWEDQ地址读出LLHDoutAin页面写入LHLDinAin待命HXX高阻X写禁止XXLXXH高阻／Dout高阻／DoutXX软件整片擦除LHLDinAin，见表5．7产品标识读出硬件方式软件方式

LLLHHL

制造商标识器件标识

A1～A17=O，A9＝1，A0=OA1～A17=O，A9＝1，A0＝1见表5．8、表5．9

SDP使能LHL

见表5．5

SDP禁止LHL

见表5．6目前四十九页\总数一百八十一页\编于五点SDP使能(页面写操作)的命令序列写周期序号地址A14～A0(A15＝0)数据DQ7～DQ0

1

5555h

AAh

2

2AAAh

55h

3

5555h

A0h

4*页内地址页内数据目前五十页\总数一百八十一页\编于五点SDP禁止命令序列

写周期序号地址A14～A0(A15=0)数据DQ7～DQ015555hAAh22AAAh55h35555h80h45555hAAh52AAAh55h65555h20h等待Tblco(约200us)等待Twc(约5ms)后结束目前五十一页\总数一百八十一页\编于五点软件芯片擦除命令序列写周期序号地址A14～A0(A15一O)数据DQ7～DQ0)15555hAAh22AAAh55h35555hA0h45555hAAh52AAAh55h65555h10h等待Tsce(约10ms)后，芯片的所有字节内容变为FFh目前五十二页\总数一百八十一页\编于五点读软件标识码入口命令序列写周期序号地址A14～A0(Al5=0)数据DQ7～DQ0

1

5555h

AAh

2

2AAAh

55h

3

5555h

90h等待10us后，读识别码读周期10000hBFH(SST的厂商识别码)读周期20002h10h(SST28EE020的器件标识码)目前五十三页\总数一百八十一页\编于五点读软件标识码出口命令序列写周期序号地址A14～A0(A15＝0)数据DQ7～DQ015555hAAh22AAAh55h35555hF0h等待10us后结束目前五十四页\总数一百八十一页\编于五点⑤编程写入操作完成状态检测为了提高编程速度，闪存内部具有写操作完成状态检测逻辑。它设置有两个状态位供软件监测编程写入操作是否已经完成：查询位(DataPollingBit)DQ7。在页面编程写入操作完成后，可读出最后写入的数据的D7，看它是否与写入的数据相同：若相同，则表示写入完成；否则，表示没有完成。在写入完成前，检测逻辑总是把最后写入数据的D7比特取反后送往DQ7。反转位(ToggleBit)DQ6。写操作完成后，对片内任何地址执行两次读操作，若读出数据的D0相反(交替的0和1)，则表示写入操作完成；否则，写入未完成。目前五十五页\总数一百八十一页\编于五点(2)SST28sF040——4M比特区块式闪存①特点

SST28SF040是一种区块式闪存，外部按512K×8比特组织，内部组织为2048个区块，每个区块512个字节，其主要特点是编程速度快、功耗低，具有内部数据和地址锁存器。目前五十六页\总数一百八十一页\编于五点②接口信号该芯片的接口信号与SST28EE020类似，如图5．9所示。其中A8～A18为区块地址；目前五十七页\总数一百八十一页\编于五点③工作方式上电后，芯片内部的状态机使器件处于读出操作状态。只有在执行了特定的命令序列之后，才可进入其他状态，进行芯片擦除、区块擦除、编程写入、软件数据保护或者读标识码等目前五十八页\总数一百八十一页\编于五点SST28SF040的操作真值表方式CEOEWEDQ地址读出LLHDoutAin区块写入LHLDinAin待命HXX高阻X写禁止XXLXXH高阻／Dout高阻／DoutXX软件整片擦除LHLDinAin产品标识读出硬件方式软件方式

LLLHHL

制造商标识器件标识

A1～A18=0，A9=1，A0=0A1～A18=0，A9=1，A0=0

详见该器件手册SDP使能/禁止LHL

详见该器件手册复位LHL

详见该器件手册目前五十九页\总数一百八十一页\编于五点软件命令小结命令周期数建立命令周期执行命令周期SDP类型地址数据类型地址数据区块擦除2写任意20h写SA①D0H否字节编程2写任意10h写PA②数据否芯片擦除2写任意30H写任意30H否复位1写任意FFH是读标识码3写任意90H读注⑤注⑤是SDP使能7读注③SDP禁止7读注④目前六十页\总数一百八十一页\编于五点注①SA为区块地址(A8～A18)；②PA为编程地址(A0～A18)；③周期1到周期7的读地址分别是：1823H，1820H，1822H，0418H，041BH，0419H，041AH；④周期1到周期7的读地址分别是：1823H，1820H，1822H，0418H，041BH，0419H，040AH；⑤地址0000H返回制造商标识码(BFH)．地址0001H返回器件型号04H。目前六十一页\总数一百八十一页\编于五点3．闪存的应用闪存像RAM一样可在线写入数据，又具有ROM的非易失性，因而可以取代全部的UV—EPROM和大部分的EEPROM。目前，闪存的主要用途包括：(1)存储监控程序、引导程序或BIOS等基本不变或不经常改变的程序。(2)储存在掉电时需要保持的系统配置等不常改变的数据。对某些具体应用，可以利用闪存实现程序自学习的优化算法，使程序对某个特定的应用环境达到最佳。目前六十二页\总数一百八十一页\编于五点(3)固态盘应用。由于闪存的数据存取无机械运动，可靠性高，存取速度快，体积小巧，又无需任何控制器，因而有可能取代现在使用的磁介质辅存。目前，闪存卡(FlashCard)已经被用作数字相机、个人数字助理、MP3播放器以及笔记本计算机等产品的辅助存储部件。若闪存的速度能进一步提高，容量进一步扩大，且价格进一步下降的话，将来完全有可取代软盘存储器．甚至替代硬盘存储器．其应用前景不可估量目前六十三页\总数一百八十一页\编于五点5．3动态RAM存储器右图为DRAM的基本存储单元电路，图中C1是CMOS管栅极与衬底之间的分布电容，C0为位线对地的寄生电容，T0为预充管，T1为存储信息的关键管，T2为列选择管。通过X选择和Y选择，即可对该单元进行读写操作。当选择该单元时，行、列线上加高电平信号，使TI和T2管导通。目前六十四页\总数一百八十一页\编于五点1.写操作选中该存储单元时，T1和T2导通，数据由数据线到达电容C1的上端。如果写入1，则C1上端为高电平；如果写入0，则C1上端为低电平。当未选中该单元时，数据一直保存在电容C1两端（只要C1不漏电）。电容两端的电压不能突变，写入操作是对电容C1充电的过程，需要一定的时间才能使C1稳定在某个电平上。另外，CMOS管的漏电流总是存在的，因此C1两端的电荷经一段时间后会泄漏掉，故不能长期保存信息。为维持所存储的信息，必须设法使信息再生，即所谓的“刷新”。T0管为刷新电路提供信息通道，刷新电路每隔一段时间对电容两端的电压进行检测，当C1的电压大于Vcc/2时，通过T0管向位线重新写1即将电容C1充电到Vcc（电源电压）；当C1的电压小于Vcc/2时，则刷新电路通过T0重新写入0，即使C1放电至0，只要刷新电路的刷新时间满足一定要求，就能保证原来的信息不变。目前六十五页\总数一百八十一页\编于五点2.读操作读数据时，同样要选中行线和列线，只是数据的方向与写入相反。读出时，信息从C1两端经过T1到达B点并通过T2进入数据线，如果原来的信息是1，则读出的就是1。当没有读/写操作时，则读写控制逻辑将不选中行、列线，T1和T2都是截止的，因此数据不能被写入或读出。目前六十六页\总数一百八十一页\编于五点5．3．2DRAM的管脚信号与读/写操作

右图所示为一个1M×1比特的DRAM芯片的外部信号。其中：WE是写使能信号，高电平是读操作，低电平是写操作。D1和D0分别是数据输入和数据输出线。DRAM芯片通常将数据输入和输出分开。目前六十七页\总数一百八十一页\编于五点

A0～A9是地址线，传送列地址和行地址。因1M=220，故该芯片应有20位地址线才能寻址所有的存储单元。但由于DRAM的容量通常较大，不希望有太多的管脚，所以大多数DRAM芯片采用分时复用的方式传输地址，也即将地址分为行地址和列地址两部分分时在地址线上传送。对本芯片，可用地址线A0～A9先传送低10位地址A0～A9，再传送高10位地址A10～A19。目前六十八页\总数一百八十一页\编于五点RAS是行地址选通信号。它有效表明要对DRAM进行读／写操作，并且当前地址线上传送的是行地址(低10位)。DRAM将在该信号的后沿将地址线上的地址锁存入行地址锁存器。CAS是列地址选通信号。它有效表明要对DRAM进行读／写操作，并且当前地址线上传送的是列地址(高10位)。DRAM将在该信号的后沿将列地址锁存到内部列地址锁存器。因为有了行、列地址选通信号，故DRAM不再需要片选信号。目前六十九页\总数一百八十一页\编于五点下图显示了DRAM芯片的读／写操作时序。目前七十页\总数一百八十一页\编于五点

DRAM是利用内部电容上的电荷来记忆信息的。因为电荷会随着时间而泄漏，所以DRAM内的信息要在它变得难于辨认前进行刷新(数据更新)，也即将数据读出(数据并不送到芯片的外部管脚上)后再写入。DRAM的刷新操作是周期性的，整个存储器进行一次刷新操作的时间间隔称为刷新周期。刷新周期一般为2ms，4ms或8ms。

5.3.3

DRAM的刷新目前七十一页\总数一百八十一页\编于五点1．DRAM的刷新策略

DRAM的刷新操作是在内部或外部逻辑的控制下进行的。其刷新控制方式有如下几种：(1)集中刷新将整个刷新周期分为两部分，前一部分可进行读／写或维持(不读不写)，后一部分不进行读／写操作而集中对DRAM进行刷新操作。由于在刷新的过程中不允许读／写，故这种刷新策略存在“死时间”，但控制简单。目前七十二页\总数一百八十一页\编于五点(2)分散刷新(隐式刷新)

这种方式在每个读／写或维持周期之后插入刷新时间，刷新存储矩阵一行的所有单元。因此一个存储系统周期由两部分组成：读／写／维持时间和刷新时间。这种方式的优点是控制简单、不存在死时间，缺点是刷新时间占整个读写系统时间的一半，故只用于低速系统。目前七十三页\总数一百八十一页\编于五点(3)异步刷新异步刷新利用刷新周期中CPU不访问存储器的时间进行刷新操作。如果按照预定的时间间隔应该刷新时CPU正在访存，则刷新操作可以向后稍微延迟一段时间，只要保证在刷新周期内所有的行都能得到刷新即可。这种方式结合了前两种刷新方式的优点：对CPU访存的效率和速度影响小，又不存在死时间；其缺点是控制较复杂。目前七十四页\总数一百八十一页\编于五点2．DRAM的刷新模式

DRAM的存储体是按行列组织的二维存储矩阵。而刷新操作是按行进行的，每次对一行的数据同时进行读出、放大、整形和再写入。这种组织方式可以提高刷新速度，减少刷新次数。刷新操作有多种模式，有的芯片支持其中一种模式，有的芯片同时支持多种模式。下面介绍常见的两种刷新模式。目前七十五页\总数一百八十一页\编于五点(1)只用RAS信号的刷新模式如下图所示，在这种刷新操作中，只使用RAS信号来控制刷新操作，CAS信号处于高电平(不动作)。由于一行中的所有单元同时刷新，故无需给出列地址。这种方法消耗的电流小，但是需要外部刷新地址计数器。目前七十六页\总数一百八十一页\编于五点(2)CAS在RAS之前的刷新模式该方式又称自动刷新模式，如下图所示，这种刷新操作利用CAS信号比RAS信号提前动作来实现刷新。在正常的读写操作中，RAS是先于CAS有效的；若在CAS下降之后RAS才变低，则DRAM芯片进入刷新周期。此时外部产生的地址被忽略，而是由DRAM器件内部的刷新地址计数器产生刷新地址。每一个刷新周期自动将这个地址计数器加1，故不需要外加的刷新地址计数器。目前七十七页\总数一百八十一页\编于五点5．3．4DRAM控制器与SRAM相比，DRAM需要复杂的外部电路支持。例如，因为DRAM的片内地址是分两次按行地址和列地址送入的，而总线访问存储器是一次给出存储单元的所有物理地址信号，因而需要进行地址的分配。此外，DRAM还需要定时刷新，刷新时要给出刷新的行地址，时序与读/写操作也不相同。许多生产厂家设计了自己的DRAM控制器，将DRAM的所有外围支持电路集成于独立的集成电路中，用以产生DRAM访问和刷新的时序信号．生成DRAM的行地址和列地址．并能自动生成刷新地址。目前七十八页\总数一百八十一页\编于五点下图显示了DRAM控制器的基本结构目前七十九页\总数一百八十一页\编于五点它主要由以下几部分组成：地址多路开关。地址多路开关一方面将CPU的地址总线转换成分时的DRAM行、列地址，另一方面在地址总线与刷新地址之间进行切换。刷新地址计数器。每次刷新均由该计数器提供刷新地址。刷新定时器。提供刷新定时信号(刷新请求)。仲裁电路。因CPU访存与刷新是异步的．故有可能发生冲突。仲裁电路可以依据一定的策略决定谁有优先权(通常是刷新优先)。定时发生器，负责产生行、列地址选通信号、读／写控制信号等。目前八十页\总数一百八十一页\编于五点依靠DRAM控制器，CPU就可以像访问SRAM那样方便地访问DRAM，从而给系统的设计和应用带来很大方便。更有一些DRAM芯片制造商将DRAM控制器与DRAM芯片集成在一片集成电路中。这样的DRAM除了在刷新时间内CPU不能访问DRAM内的存储空间外(对CPU而言，这种DRAM的刷新操作是片内自动刷新，且刷新操作不需占用总线)．其外部接口与访问方法与SRAM相同．故又称其为准静态RAM或伪静态RAM(PSRAM)。目前八十一页\总数一百八十一页\编于五点由于DRAM的存储密度较高，因而非常适于在需要较大容量存储器的系统中作为随机存取存储器。PC微机即采用各种类型的DRAM作为可读写主存。

5.3.5

PC机的DRAM存储器目前八十二页\总数一百八十一页\编于五点1．PC机随机存储器的演变由于微处理器速度的飞速提高，对内存的要求也不断提高．通过提高存储器芯片的密度，可以扩充存储器的容量。PC机的DRAM容量从早期的几十千字节提高到目前的数百兆字节，甚至更高。未来微型计算机的发展障碍不在于处理器，而在于内存，因此提高内存（主要是DRAM）速度是关键。DRAM的延迟时间除了单元电容滞后延时外，还取决于以下因素：前端总线同主板芯片组之间的延迟时间，芯片组同动态随机存取储存器之间的延迟时间，行选和列选延迟时间，数据从DRAM输出缓存通过芯片组到处理器的延迟时间等等。

目前八十三页\总数一百八十一页\编于五点提高内存速度可从以上不同侧重点出发，因此产生不同形式的高速DRAM（相对于传统的DRAM）。为加快普通DRAM访问速度，在有些DRAM芯片中，除了存储单元之外，还要附加一些逻辑电路。这些附加电路包括地址多路转换电路、地址选通、刷新逻辑以及读写控制逻辑等。目前，人们把注意力集中到了DRAM芯片的附加逻辑电路上，通过增加少量的额外逻辑电路，可以提高单位时间内的数据流量，即所谓的增加带宽。目前八十四页\总数一百八十一页\编于五点(1)FPMDRAM(FastPageModeDRAM)早期的内存在存取数据时，需要选择行地址和列地址。为了加快数据存取时间，可以采用在一定的内存里保持行地址不变而仅改变列地址的方式，当内存存取一个数据时，如果此数据与上一个数据的行地址相同，则内存控制器不必再传一个行地址，只需给出一个列地址就可以了，这就是所谓的快页技术。它加快了存取同一“页”（同一行）数据的效率，使用这种技术的内存就是快页式内存：fpmdram（fastpagemode）。目前八十五页\总数一百八十一页\编于五点(2)EDODRAMEDO（ExtendedDataOut）即扩展的数据输出。通常，在一个DRAM阵列中读取一个单元时，首先充电选择一行，然后再充电选择一列，这些充电线路在稳定之前会有一定的延时，制约了RAM的读写速度。EDO原理为：在绝大多数情况下，要存取的数据在RAM中是连续的，即下一个要存取的单元总是位于当前单元的同一行下一列上。利用这一预测地址，可以在当前读写周期中启动下一个存取单元的读写周期，进而从宏观上缩短了地址选择的时间。采用这一技术，理论上可将RAM的访问速度提高30％。由于EDO的设计仅适用于数据输出的时候，因此而得名。目前八十六页\总数一百八十一页\编于五点(3)SDRAM

设计高速RAM的另一种方法被称为同步动态随机存储器（SynchronousDRAM），用这种方法设计的DRAM叫做SDRAM。它的基本原理是将CPU和RAM通过一个相同的时钟锁在一起，使得RAM和CPU能够共享一个时钟周期，以相同的速度同步工作。

SDRAM基于双存储体结构，内含两个交错的存储阵列，当CPU从一个存储体或阵列访问数据的同时，另一个已准备好读写数据。通过两个存储阵列的紧密切换，读取效率得到成倍提高。目前八十七页\总数一百八十一页\编于五点(4)RDRAM(RambusDRAM)RDRAM（RambusDRAM）是一种全新的设计，它是由Intel最早提出并运用在PC平台上的。它最主要的工作原理是依靠高时钟频率来简化每个时钟周期数据量。由于有超高的频率（通常为300MHz和400MHz），又由于它的行地址与列地址寻址总线是各自分离的独立总线，使RDRAM的最大传输率达到了3.2GB。目前八十八页\总数一百八十一页\编于五点性能是RDRAM的一个优势，但是其劣势也是明显的。首先是同传统SDRAM内存的不兼容，这样使得无论是厂家更换生产线还是用户改变系统平台，都需要付出高昂成本。其次RDRAM是RAMBUS公司的专利，其他厂商如果要生产就需要支付一笔相当高的专利费用。正是这两点让RDRAM价格始终居高不下，而价格高正是RDRAM没有普及开的主要原因。另外其它主板芯片厂商对其支持度不够也是一个重要因素。目前八十九页\总数一百八十一页\编于五点(5)DDRSDRAM(DualRateSDRAM

DDR（DualDataRate）是最新的内存标准之一，在系统时钟触发沿的上、下沿都能进行数据传输，数据有效宽度为64位。因此即使在133MHz的总线频率下，带宽也能达到约2.1GB/s。后来又出现了DDR2，与DDR相比，除了保持原有的双边沿触发传送数据特性外，扩展了预读取能力，采用多路复用技术，原来DDR可预读取2位，现在可预读取4位，因此预读取能力是DDR的两倍，因此称为DDR2。目前九十页\总数一百八十一页\编于五点2．DRAM内存条的接口特性在386以上的微机中，为了便于存储器的扩充升级，一般将多片DRAM芯片塑封在一个长条形小电路插件板上，以DRAM存储条形式来构成具有32位或64位数据总线宽度的内存．电路板可以插入到主机板上的标准存储器插槽中，这就是通常所说的内存条。内存条可分为单边接触式存储器模块SIMM（SingleIn-lineMemoryModules）、双边接触式存储器模块DIMM（DualIn-lineMemoryModules）、Rambus专用存储器模块RIMM（RambusIn-lineMemoryModules）以及全缓冲双边接触式存储器模块FBDIMM（FullyBufferedDualIn-lineMemoryModule）等。目前九十一页\总数一百八十一页\编于五点内存条按容量分．有256KB、512KB、1MB、8MB、16MB、32MB、64MB、128MB、256MB、512MB、1GB和2GB等多种；按所装存储器的位数分为9位和8位两种，9位的内存条带有奇偶校验位，功能全．对硬件的适应性好，而8位的内存条无奇偶校验位；按电路板的引脚数又分为30线、72线、168线、184线和240线等标准规格。

DIMM是为适应64位存取配置的新一代高速内存模块，DIMM采用168线、184线和240线。内存条大都采用高速DRAM（如EDODRAM、SDRAM以及DDR等）。其中又分成非缓冲DIMM（UnbufferedDIMM）、寄存器式DIMM（RegisterDIMM）和小型号SODIMM（SmallOutlineDIMM）。SODIMM是针对笔记本市场的小型DIMM，引脚间距小，占用面积少，以节省空间。

目前九十二页\总数一百八十一页\编于五点

UnbufferedDIMM的地址和控制信号没有经过缓冲直接加入DIMM模块；BufferedDIMM是将地址和控制信号等经过缓冲器（目前已不使用），没有做任何时序调整（缓冲器延迟是有的）；而RegisteredDIMM则对地址和控制信号等进行寄存，在下一个时钟到来时再触发输出。在时钟翻转的时候将触发器的D输入端信号（即地址和控制信号）触发输出，可以增大地址和控制信号的驱动力以及调节优化时序关系。目前九十三页\总数一百八十一页\编于五点

DIMM模块是Pentium之后才出现的内存条形式，它是64位存储器模块，有三种引脚形式(台式机使用)，168线、184线和240线。典型的168线的DIMM采用的是SDRAM芯片，如图下所示，引脚定义如表5．12所示。目前九十四页\总数一百八十一页\编于五点

DDR采用184线的DIMM模块，而DDR2采用的是240线的DIMM模块，如图下所示。尽管与SDRAM的内存条差不多，但引脚密度不同。DDR和DDR2只有一个缺口，而SDRAM有两个缺口，另外引脚条数也不一样，显然它们不能互换。目前九十五页\总数一百八十一页\编于五点表5．12给出了168线的非缓冲SDRAMDIMM的管脚排列。168个接口信号可以分为6组：地址信号16根，数据信号80根，串行存在探测(SPD：SerialPresenceDetect)信号5根，电源信号37根，还有9根信号线未用。目前九十六页\总数一百八十一页\编于五点3.存储器组织(1)微机内存区域划分微型计算机内存从0开始编址，末地址与处理器寻址能力（地址线条数）有关。微型计算机内存的整个物理地址空间划分若干区域：常规内存（ConventionalMemory）、保留内存（ReservedMemory）和扩展内存（ExtendedMemory）等。微机内存分类如右图所示。目前九十七页\总数一百八十一页\编于五点①常规内存常规内存，也被称为基本内存（BaseMemory），共640KB大小，从0～9FFFFH的连续存储器空间，这部分为RAM区域。其中在实地址方式下0～3FFH共1KB大小的空间为中断向量表（存放256个中断向量）。常规内存又由DOS常驻区、用户区和DOS暂驻区构成。这部分内存不受系统DRAM大小的影响，与CPU型号无关，总是固定的640KB。目前九十八页\总数一百八十一页\编于五点②保留内存与上位内存块（UMB）保留内存，指A0000H～FFFFFH的384KB的内存区域，由于处于640KB之上，也称上位内存或上端内存。保留内存是系统的保留区域，主要存放BIOS程序、显示缓冲区、各适配卡上的ROM以及系统暂时未用或不用的区域。对于这384KB的内存区域，有些是系统根本不用或启动时用一下，以后就不用的部分，这部分是一块一块的，称为上位内存块UMB（UpperMemoryBlock）。其中A0000H～BFFFFH共128KB为显示缓冲区，C0000H～FFFFFH共256KB为ROM区，用于存放BIOS程序。目前九十九页\总数一百八十一页\编于五点③扩充内存扩充内存（ExpandedMemory）是相对于8086/8088CPU而言，指大于物理地址范围但小于8MB的内存区域。有些应用程序需要的内存较大，但对于8086/8088系统来说，最大的物理地址空间只有1MB，要使用更大的内存，必须另外加内存扩充板，使用时利用1MB以下内存的部分空间作为映射“窗口”来映射1MB以上的内存。通常是在UMB中一个连续64KB的内存区域作为映射1MB以上内存的“窗口”，这个64KB的UMB称为页桢，所以一般使用扩充内存的程序每次读出都必须小于64KB。目前一百页\总数一百八十一页\编于五点④扩展内存与高端内存区（HMA）扩展内存是指1MB以上的内存区域，理论上讲是地址从100000H开始到处理器可能寻址的最大空间，但受内存条容量的限制。如果系统配置了256MB内存，则除去1MB以外，共有255MB是扩展内存。也就是说，扩展内存的大小取决于微处理器型号以及机器安装的实际内存（RAM）容量的大小。在扩展内存中最低的64KB（指100000H～10FFFFH的地址区域）内存区域称为高端内存区HMA（HighMemoryArea）。其中100000H～10FFEFH是扩展内存中由FFFFH：FFFFH在实地址方式下得到的地址空间，即这部分内存可以与1MB以下的内存一样存放各种驱动程序，以减轻常规内存的压力。目前一百零一页\总数一百八十一页\编于五点(2)8位存储器组织

8088处理器由于外部数据总线为8位结构，因此其存储器形式为8位，即1MB的存储器直接连接相应数据总线和地址总线上，地址从00000H～FFFFFH，如图右所示。目前一百零二页\总数一百八十一页\编于五点目前一百零三页\总数一百八十一页\编于五点(3)16位存储器组织

8086和80286外部数据线均为16条，因此其存储器为16位组织形式。8086有20条地址线，最大寻址的存储器空间为220＝1MB，地址范围为00000H～FFFFFH。80286有24条地址线，共16MB空间，地址范围为000000H－FFFFFFH，如图所示。目前一百零四页\总数一百八十一页\编于五点

16位的存储系统把8086的1MB或80286的16MB存储器空间分成两个等容量的存储体，一个全为偶地址，另一个全为奇地址，偶地址单元接数据总线的低8位，奇地址单元接高8位。如上图所示，其中对于8086，Ai＝A19；对于80286，Ai＝A23。用BHE和A0适当选择，BHE接至与高8位数据总线相连的奇地址存储体，A0接至与低8位数据连接的偶地址存储体。因此，要一次读取一个字（2个字节）的数据，数据必须存于偶地址开始的两个单元，否则将增加一次总线操作。目前一百零五页\总数一百八十一页\编于五点目前一百零六页\总数一百八十一页\编于五点(4)32位存储器组织外部数据总线为32位的80386和80486存储器组织采用四个存储体，每个存储体都为8位宽度，分别由选择控制信号BE0～BE3选择。由于80386和80486外部有32条地址线，故共可寻址4GB存储空间，每个存储体可寻址1GB，通过存储体的选择控制信号（与读或写控制信号相或输出控制存储体的选择）可进行字节、字（16位）和双字（32位）数据传送。地址范围为00000000H－FFFFFFFFH。目前一百零七页\总数一百八十一页\编于五点目前一百零八页\总数一百八十一页\编于五点目前一百零九页\总数一百八十一页\编于五点(5)64位存储系统具有64位外部数据总线的Pentium、MMXPentium、PentiumPro、PentiumⅡ、PentiumⅢ以及Pentium4等采用8个存储体，每个存储体也都是8位宽度，只是Pentium的最大存储空间为4GB（每个存储体512MB），而PentiumPro、PentiumⅡ、PentiumⅢ和Pentium4为64GB（每个存储体8GB）。8个存储体分别由BE0～BE7控制。4GB的存储体地址范围：00000000H～FFFFFFFFH，64GB存储体地址范围：000000000H～FFFFFFFFFH。目前一百一十页\总数一百八十一页\编于五点目前一百一十一页\总数一百八十一页\编于五点应该指出的是，以上BE0～BE3以及BE0～BE7并不是直接接存储器的，这些选择信号分别与控制总线的存储器读或存储器写控制信号一起相或后接到存储器的读／写控制信号上的。目前一百一十二页\总数一百八十一页\编于五点5.4.1存储器的接口信号存储器通过总线与CPU连接。CPU与存储器之间要交换地址信息、数据信息和控制信息。一般存储器的接口信号如图所示。

5.4存

储

器

的

接

口

设

计存储器的接口信号目前一百一十三页\总数一百八十一页\编于五点不论何种类型的存储器芯片，其地址信号线和数据信号线都大体相同。数据线在总线与存储器芯片之间进行双向数据传输，数据线的条数取决于存储器的字长，而地址线是由总线向存储器传递的单向信号。一般情况下，地址总线的若干高有效位地址线通过地址译码器产生存储器的片选信号，而地址线的低有效位地址线则直接与存储器芯片相连，用来指明所寻址的存储单元在该芯片内的片内地址。地址线的条数取决于芯片内的存储单元数。目前一百一十四页\总数一百八十一页\编于五点5.4.2

存储器设计需要考虑的问题

存储器接口设计主要应考虑以下问题：1．存储器容量这要根据应用的需要来决定。对于嵌入式系统，可能只需几千字节到几百千字节；对于通用计算机(包括PC机)，由于其应用目的不同，可能需要几十兆字节到几百兆字节，甚至更高。目前一百一十五页\总数一百八十一页\编于五点2．存储空间的安排系统中的各种程序和数据存储器需要占用哪一块存储空间，各个存储器芯片的地址之间是否需要连续．引导ROM和配置数据ROM是否需要设置在固定的地址，中断入口地址表设置在什么位置．存储器和I／O端口是否统一编址等，都要依据具体的CPU的要求和应用环境预先决定。目前一百一十六页\总数一百八十一页\编于五点3．总线上的存储器存取信号及时序不同的总线有不相同的接口信号，更有不同的时序。而时序是设计存储器接口的基本依据。4．数据总线宽度数据总线宽度也是存储器结构的决定因素。这是因为计算机内的存储器的编址方式各不相同．多数计算机是按字节编址的，也有按CPU字长、半字长或1／4字长编址的，还有些计算机内的程序存储器是按指令字长编址的；而数据存储器则按字节编址。所以，数据总线的宽度将决定存储器的结构。比如，对8位数据总线的系统，其存储空间是一个存储体，每个存储单元存放1个字节，且每一存储芯片内的存储器地址是连续的。

目前一百一十七页\总数一百八十一页\编于五点对按字节编址的16位数据总线的系统，存储空间分为两个存储体，偶存储体占用偶地址空间，奇存储体占用奇地址空间．而每个存储体内的地址是不连续的。对32位总线的系统，存储空间分为4个存储体：即0存储体(地址=4k，k是任意自然数)、1存储体(地址=4k+1)、2存储体(地址=4k+2)和3存储体(地址=4k+3)。这4个存储体分别由BE0、BE1、BE2和BE3这4个字节使能信号作为存储体选中信号。而64位总线的系统则分为8个存储体。目前一百一十八页\总数一百八十一页\编于五点除此之外，数据总线的宽度还与地址线低有效位的使用有关。存储芯片在整个存储空间中所占的地址范围是由地址总线的高位决定的，而低位地址线则作为芯片内的存储单元选择信号。当内存的编址宽度与数据总线的宽度不一致时，就必须考虑低位地址线中有多少位是存储体的选择信号。目前一百一十九页\总数一百八十一页\编于五点例如，32位的80486CPU的地址线为A31～A2，访存地址的A1和A0两位与访存指令的地址及操作数类型配合产生适当的字节选择信号BE0、BE1、BE2和BE3。若用62256芯片设计存储器，因为62256是按