序列检测器设计

序列检测器设计一、设计内容、设计要求设计内容：依据自己学号的最终两位十进制数转成712，转成二进制数为0001100D7位序列检测器，MealyMoore机设计的区分，以及未用状态的处理方法。要求对四种设计方法〔可重复使用+mealy机、可重复使用+moore+mealy+moore机中任选两种进展设计，并使用最小风险法设计〔有力气者四种方法均可以尝试〔时钟输入可选。设计要求：HDL代码，利用波形仿真并给出仿真结果。二、〔verilog语言程序及依据语言综合出来的电路图，并〕1、序列可重复使用和不行重复使用在设计时的区分：假设设计的是00011000001100时，该序列最终的两个00001100时，该序列的全部字都不能在下面的检测中使用。2MealyMoore机设计的区分：Mealy机的输出和当前状态、输入都有关，Moore机的输出只和当前状态有关。两种方式在设计时状态数量不同，输出方程不同。3、未用状态的处理方法：转为“安全”状态，如初始状态；最小本钱法是将全部未用状态的下一状态作为无关项。4、序列检测器的设计：2023010904006060000110。下面分别用四种设计方法设计序列检测器。可重复使用+mealy机。依据要检测的序列，先画出状态转移图，序列检测器状态转移图如下：当前状态S Q2Q1当前状态S Q2Q1Q0A01A00A000A0000A00001A000011S*/QSTA000001/0000/0A0001010/0000/0010011/0000/0011100/0000/0100100/0101/0101001/0110/0110001/1000/0下面用卡诺图找出状态转移方程和输出方程：由图得到表达式：Q=Q2Q1Q0’A’；Q0*=Q2’Q1Q0’A’+Q2Q1’Q0’+Q2Q1’A;Q2*=Q2Q1’Q0’+Q2Q1’A+Q2’Q1Q0A’;下面用软件进展综合与仿真：Verilog代码如下：modulexuliejiance(clk,q,a);inputa;inputclk;outputq;regq;parameterzero=0,one=1,two=2,three=3,four=4,five=5,six=6;reg[2:0]pr_state,nx_state;always@(posedgeclk)pr_state<=nx_state;always@(a,pr_state)case(pr_state)zero:if(a==1)beginnx_state=zero;q=0;endelsebeginnx_state=one;q=0;endone:if(a==1)beginnx_state=zero;q=0;endelsebeginnx_state=two;q=0;endtwo:if(a==1)beginnx_state=zero;q=0;endelsebeginnx_state=three;q=0;endthree:if(a==1)beginnx_state=zero;q=0;endelsebeginnx_state=four;q=0;endfour:if(a==1)beginnx_state=five;q=0;endelsebeginnx_state=four;q=0;endfive:if(a==1)beginnx_state=six;q=0;endelsebeginnx_state=one;q=0;endsix:if(a==1)beginnx_state=zero;q=0;endelsebeginnx_state=one;q=1;enddefault:beginq=0;nx_state=zero;endendcaseEndmoduleTextbench为：`timescale1ps/1psmodulemoor_vlg_tst;//constants//generalpurposeregistersregeachvec;//testvectorinputregistersrega;regclk;//wireswireq;//assignstatements(ifany)moori1(//portmap-connectionbetweenmasterportsandsignals/registers.a(a),.clk(clk),.q(q));initialbeginclk=1”b0;a=0;#4a=0;#4a=0;#4a=0;#4a=0;#4a=1;#4a=1;#4a=0;#4a=0;#4a=0;#4a=0;#4a=1;#4a=1;#4a=0;#4a=1;#200$stop;endalways//optionalsensitivitylist//@(event1orevent2or eventn)begin#2clk=~clk;endEndmodule由于这种方式写代码是不能综合处电路的，因此我依据状态转移方程，写了下面的代码：modulexuliejiance(clk,q,a);inputa;inputclk;outputq;regq=1”b0;regb=1”b0;regc=1”b0;regd=1”b0;regbn=1”b0;regcn=1”b0;regdn=1”b0;always@(posedgeclk)beginb<=bn;c<=cn;d<=dn;endalways@(a,b,c,d)begindn=((~b)&c&(~b)&(~a))|(b&(~c)&(~d))|(b&(~c)&a);cn=((~b)&(~c)&d&(~a))|((~b)&c&(~d)&(~a))|(b&(~c)&d&a);bn=(b&(~c)&(~d))|(b&(~c)&a)|((~b)&c&d&(~a));q=b&c&(~d)&(~a);endEndmodule综合的结果如下：可重复使用+moore机。依据要检测的序列，先画出状态转移图，序列检测器状态转移图如下：S当前状态S当前状态Q2Q1Q0STAA0A00A000A0000A/下一状态01输出QA00001A00001A000011011101000010000010000001010000001001100000111000000100100101010100111001 110 111 000 0下面用卡诺图找出状态转移方程和输出方程：由卡诺图得到状态转移方程和输出方程：Q2*=Q2Q0’A’+Q2Q1’Q0’+Q2Q1’A+Q2’Q1Q0A’;Q0*=Q2’Q0’A’+Q1Q0’A’+Q2Q1’Q0’A+Q2Q1’Q0A’;Q=Q2Q1Q0;下面用软件进展综合与仿真：Verilog代码如下：modulemoor(clk,q,a);inputa;inputclk;outputq;regq;parameterzero=0,one=1,two=2,three=3,four=4,five=5,six=6,seven=7;reg[2:0]pr_state,nx_state;always@(posedgeclk)pr_state<=nx_state;always@(a,pr_state)case(pr_state)zero:beginq=0;if(a==1)nx_state=zero;elsenx_state=one;endone:beginq=0;if(a==1)nx_state=zero;elsenx_state=two;endtwo:beginq=0;if(a==1)nx_state=zero;elsenx_state=three;endthree:beginq=0;if(a==1)nx_state=zero;elsenx_state=four;endfour:beginq=0;if(a==1)nx_state=five;elsenx_state=four;endfive:beginq=0;if(a==1)nx_state=six;elsenx_state=one;endsix:beginq=0;if(a==1)nx_state=zero;elsenx_state=seven;endseven:beginq=1;if(a==1)nx_state=zero;elsenx_state=two;enddefault:beginq=0;nx_state=zero;endendcaseEndmodule由于这种方式写代码是不能综合处电路的，因此我依据状态转移方程，写了下面的代码：modulemoor(clk,q,a);inputa;inputclk;outputq;regq=1”b0;regb=1”b0;regc=1”b0;regd=1”b0;regbn=1”b0;regcn=1”b0;regdn=1”b0;always@(posedgeclk)beginb<=bn;c<=cn;d<=dn;endalways@(a,b,c,d)beginend

bn=(b&(~d)&(~a))|(b&(~c)&(~d))|(b&(~c)&a)|((~b)&c&d&(~a));cn=(c&(~d)&(~a))|((~b)&(~c)&d&(~a))|(b&c&d&(~a))|(b&(~c)&d&a);dn=((~b)&(~d)&(~a))|(c&(~d)&(~a))|(b&(~c)&(~d)&a)|(b&(~c)&d&(~a));q=b&c&d;EndmoduleTextbench为：`timescale1ps/1psmodulemoor_vlg_tst;//constants//generalpurposeregistersregeachvec;//testvectorinputregistersrega;regclk;//wireswireq;//assignstatements(ifany)moori1(//portmap-connectionbetweenmasterportsandsignals/registers.a(a),.clk(clk),.q(q));initialbeginclk=1”b0;a=0;#4a=0;#4a=0;#4a=0;#4a=0;#4a=1;#4a=1;#4a=0;#4a=0;#4a=0;#4a=0;#4a=1;#4a=1;#4a=0;#4a=1;#200$stop;endalways//optionalsensitivitylist//@(event1orevent2or eventn)begin#2clk=~clk;endEndmodule综合出的电路如下：〔解释，以说明是否符合设计要求〕1、可重复使用+mealy机。从图中可以看出，在前七个周期，没检测到0000110，输出为0，在第八个周期，当输000001101mealy机；从第八个周期开头到第十四个周期，